JPH0250899U - - Google Patents
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- Publication number
- JPH0250899U JPH0250899U JP12714688U JP12714688U JPH0250899U JP H0250899 U JPH0250899 U JP H0250899U JP 12714688 U JP12714688 U JP 12714688U JP 12714688 U JP12714688 U JP 12714688U JP H0250899 U JPH0250899 U JP H0250899U
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- 239000004065 semiconductor Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Dram (AREA)
Description
第１図は本考案の一実施例のマイクロプロセツ
サ使用の中央処理装置のブロツク図、第２図は第
１図のタイムチヤートである。 １……マイクロプロセツサ、２……データバス
、３……制御線バス、４……ＤＲＡＭ、５……Ｄ
ＲＡＭ制御部、６……データバスゲート、７……
ラツチレジスタ。
サ使用の中央処理装置のブロツク図、第２図は第
１図のタイムチヤートである。 １……マイクロプロセツサ、２……データバス
、３……制御線バス、４……ＤＲＡＭ、５……Ｄ
ＲＡＭ制御部、６……データバスゲート、７……
ラツチレジスタ。
Claims (1)
- リフレツシユを必要とするダイナミツクＲＡＭ
の制御回路において、ダイナミツクＲＡＭの外部
に読出しデータをラツチするレジスタを設け、該
レジスタに読出しデータをラツチし、ダイナミツ
クＲＡＭの読出しサイクルを完了させ、その直後
にダイナミツクＲＡＭのリフレツシユ動作をする
よう構成したことを特徴とする半導体メモリ制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12714688U JPH0250899U (ja) | 1988-09-30 | 1988-09-30 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12714688U JPH0250899U (ja) | 1988-09-30 | 1988-09-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0250899U true JPH0250899U (ja) | 1990-04-10 |
Family
ID=31379308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12714688U Pending JPH0250899U (ja) | 1988-09-30 | 1988-09-30 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0250899U (ja) |
-
1988
- 1988-09-30 JP JP12714688U patent/JPH0250899U/ja active Pending