JPS62101068A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に係り、特に、不揮発性
記憶機能を備えた半導体集積回路装置に適用して有効な
技術に関するものである。

［背景技術］ 紫外線消去型の不揮発性記憶機能を備えた半導体集積回
路装置（ＥＰＲＯＭ）が知られている。ＥＰＲＯＭは、
フローティングゲート電極を有し、電荷の形で情報を蓄
積する電界効果トランジスタでメモリセルを構・成して
いる。この種のＥ　Ｐ　ＲＯＭでは、情報の書込効率を
向上して書込時間を短縮するとともに、読出効率を向上
して読出時間を短縮することが重要な技術的課題の一つ
とされている。

書込効率の向上を図るには、メモリセルのドレイン領域
近傍の電界強度を高め、フローティングゲート電極への
ホットキャリアの注入量を増大することでなされる。

また、読出効率の向上を図るには、メモリセルのチャネ
ルのオン抵抗を低減し、ソース、ドレイン領域間に流れ
る電流量を増大することでなされる。

そこで、ドレイン領域近傍の電界強度を高め。

かつ、チャネルのオン抵抗を低減するために、メモリセ
ルすなわち電界効果トランジスタを短チヤネル化するこ
とが考えられる。ところが、チャネル長が１，５［μｍ
］程度以下の微細なＥＰＲＯＭのメモリセルを形成する
と、短チヤネル効果によりメモリセルのしきい値電圧が
著しく変動する現象を生じる。

一方、ＥＰＲＯＭのメモリアレイの周辺回路において、
電界効果トランジスタにＬＤＤ（Ｌｉｇｈｔｌｙユａｐ
ｅｄ　Ｄ　ｒａｉｎ）構造を採用することが考えられる
。すなわち、ドレイン接合での電界強度を緩和するため
、ドレイン領域を、高不純物濃度の半導体領域と、この
領域より低不純物濃度でかつチャネル側に設けられた半
導体領域（以下、ＬＤＤ部という）とで構成するもので
ある。この場合、製造工程の簡略化等のために、この構
成をメモリセルに適用することが考えられる。

しかしながら、かかる技術における実験ならびにその検
討の結果、メモリセルにＬＤＤ構造を採用すると、以下
に述べる問題点を生じることが本発明者によって見い出
された。

（１）メモリセルの電界効果トランジスタのＬＤＤ部は
１周辺回路の電界効果トランジスタのＬＤＤ部と同一製
造工程で形成され、Ｉ　ＸＩＯ”　　［ａｅａｓｓ／ａ
ｓ”　］程度の低い不純物濃度で形成される。

このために、半導体基板とＬＤＤ部とが低い不純物濃度
のｐｎ接合で形成され、ドレイン領域近傍の電界強度が
小さくなるので、メモリセルの書込効率が低下する。

（２）低い不純物濃度のＬＤＤ部は、ドレイン領域の高
不純物濃度領域に比べて２０〜１００倍も大きな２［Ｋ
Ω／口］程度の抵抗値を有する。このために、電界効果
トランジスタのソース領域とドレイン領域間に流れる電
流量が低下するので、メモリセルの続出効率が低下する
。

（３）前記（１）及び（２）のために、メモリアレイの
電界効果トランジスタを短チヤネル化し、メモリセルサ
イズを縮小できないので、ＥＰＲＯＭの集積度を向上す
ることができない。

（４）前記（１）乃至（３）のために、ＥＰＲＯＭにお
いて、高集積化、高書込効率化及び高読出効率化を図る
ことができない。

これらの問題点を解決する技術としては、先に本願出願
人によって出願された特願昭５９−１０２５５５号があ
る。この技術は、メモリセルの電界効果トランジスタの
ＬＤＤ部を、周辺回路の電界効果トランジスタのＬＤＤ
部よりも高い不純物濃度で構成したものである。

しかしながら、かかる技術におけるより一層の実験なら
びにその検討の結果、本発明者は、さらに書込効率を向
上し、又集積度を向上する必要があると考えている。

［発明の目的］ 本発明の目的は、ＥＰＲＯＭの書込効率を向上すること
が可能な技術を提供することにある。

本発明の他の目的は、ＥＰＲＯＭの読出効率を向上する
ことが可能な技術を提供することにある。

本発明の他の目的は、ＥＰＲＯＭの集積度を向上するこ
とが可能な技術を提供することにある。

本発明の他の目的は、ＥＰＲＯＭの高集積化。

高書込効率化、高読出効率化を図ることが可能な技術を
提供することにある。

本発明の他の目的は、ＥＰＲＯＭの高集積化。

高書込効率化、高読出効率化を図るとともに１周辺回路
素子の電気的特性を向上することが可能な技術を提供す
ることにある。

本発明のさらに他の目的は、フローティングゲート電極
を有し、これに電荷の形で情報を蓄積する電界効果トラ
ンジスタへの電荷の注入効率を向上することが可能な技
術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要コ 本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、ＥＰＲＯＭのメモリセルをＬＤＤ構造の電界
効果トランジスタで構成し、ドレイン側のＬＤＤ部の下
部の半導体基板（又はウェル領域）の主面部に、半導体
基板と同一導電型でかつそれよりも高い不純物濃度の半
導体領域を構成する。

これにより、ドレイン領域近傍における電界強度を向上
し、情報となるホットキャリアの発生量を増大できるの
で、ＥＰＲＯＭの書込効率を向上するこができる。

以下１本発明の構成について、実施例とともに説明する
。

なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

［実施例■］ 本発明の実施例■であるＥＦＲＯＭの要部断面を第１図
で示す。第１図は、左側にメモリセルを構成する電界効
果トランジスタを示し、右側に周辺回路を構成する相補
型のＭＩ　ＳＦＥＴ（ＣＭＯ８）を示しである。

第１図において、１は単結晶シリコンからなるＰ−型の
半導体基板、２はに型のウェル領域である。

３はフィールド絶縁膜であり、半導体素子間の半導体基
板１又はウェル領域２の主面上部に設けられている。４
はｎ型又はｎ型のチャネルストッパ領域であり、半導体
素子間の半導体基板１又はウェル領域２の主面部に設け
られている。フィールド絶ａ［３及びチャネルストッパ
領域４は、半導体素子間を電気的に分離するように構成
されている。

ＥＰＲＯＭのメモリセルを構成する電界効果トランジス
タＱｍは、第１図に示すように、フィールド絶縁膜３で
囲まれた領域の半導体基板ｌに設けられている。すなわ
ち、電界効果トランジスタＱｍは、半導体基板１．第１
のゲート絶縁膜６、フローティングゲート電極７．第２
のゲート絶縁［８Ａ、コントロールグーｌ−電極９．一
対のｎ型の半導体領域１０及び一対のｎ゛型の半導体領
域１２からなるソース、ドレイン領域で構成されている
。

ＥＰＲＯＭの周辺回路を構成するｎチャネルＭＩＳＦＥ
ＴＱｎ又はＰチャネルＭＩＳＦＥＴＱＰは、フィールド
絶縁膜３で囲まれた領域の半導体基板ｌ又はウェル領域
２の主面部に設けられている。ＭＩＳＦＥＴＱｎは、半
導体基板１．ゲート絶縁膜８Ｂ、ゲート電極９、一対の
ｎ−型の半導体領域１０Ａ及び一対のが型の半導体領域
１２からなるソース、ドレイン領域で構成されている０
Ｍｌ５ＦＥＴＱｐは、つＺＪＬ／領域２、ゲート絶ａＳ
８Ｂ、ゲート電極９及び一対のＰ″″型の半導体領域１
３からなるソース、ドレイン領域で構成されている。

前記ゲート電極７に、ＥＰＲＯＭの書込動作で情報とな
るホットキャリア（ｉ！子）が注入され、電界効果トラ
ンジスタＱｍのしきい値電圧を変化させるように構成さ
れている。これによって、情報′″０″に対応したしき
い値電圧を有する電界効果トランジスタＱｍと、情報″
゛１″に対応したしきい値電圧を有する電界効果トラン
ジスタＱｍとを構成することができる。ゲート電極７は
、第１層目の導電層形成工程で構成され、例えば、多結
晶シリコン膜で構成されている。

コントロールゲート電極及びゲート電極９は。

第２層目の導電層形成工程で構成され、例えば、多結晶
シリコン膜の上部に高融点金属シリサイド（ＭｏＳｉ２
＋ＴａＳｉ２．ＴｉＳｉ２．ＷＳｉ２）膜が設けられた
ポリサイド膜で構成する。また、コントロールゲート電
極及びゲート電極９は、単層の多結晶シリコン膜、高融
点金属（Ｍ　ｏ　、　Ｔ　ａ　、　Ｔ　ｉ　、　Ｗ　）
膜。

高融点金属シリサイド膜、或はそれらの複合膜で構成し
てもよい。コントロールゲート電極９は、その延在方向
に配置されたその他の電界効果トランジスタＱｍのコン
トロールゲート１１！極９と一体に構成され、ワード線
を構成するようになっている。なお、Ｍ　Ｉ　Ｓ　Ｆ　
Ｅ　Ｔ　Ｑ　ｎ及びＱｐのゲート電極９は、電界効果ト
ランジスタＱｍのゲート電極７と同一製造工程で構成し
てもよい。

電界効果トランジスタＱｍのｎ型の半導体領域１０及び
ＭＩ　５ＦＥＴＱｎのｎ−型の半導体領域１０Ａは、Ｌ
ＤＤ部（低不純物濃度領域）として使用される。すなわ
ち、ＬＤＤ構造の電界効果トランジスタＱｍ又はＭ　Ｉ
　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎを構成するようになっている
。半導体領域１０及びＩＯＡは、半導体領域１２とチャ
ネル形成領域との間の半導体基板１の主面部に設けられ
ている。

このように構成される電界効果トランジスタＱｍの要部
断面を第２図に拡大して示し、半導体領域ｌＯ１半導体
領域１２等の具体的な不純物濃度分布を第３図で示す。

電界効果トランジスタＱｍの半導体領域１０は。

ＭＩＳＦＥＴＱｎの半導体領域１０Ａよりも高い不純物
濃度で構成されている。半導体領域１０は、第３図に符
号ｌＯで示すように、例えば、１０１″〜１０２ｏ［ａ
ｔ、ｏＩｌｓ／ｃｌ１１］程度の不純物濃度で構成し、
０．１〜０．１５　［μｍ］程度の接合深さで構成する
。半導体領域１０Ａは、例えば、　１０１ｓ［ａｊｏｉ
ｓ／ｃｍ’ｌ程度で構成される。なお、半導体基板１は
、１０１５［ａｔ、ｏｍｓ／ｃｍ’　］程度の不純物濃
度で構成する。

電界効果トランジスタＱｍの半導体領域１２は。

第３図に符号１２で示すように１例えば、　１０”　’
［ａｔ、ｏｓｓ／Ｃｍ’　］以上の不純物濃度で構成し
、　０．２５〜０．４［μｍ］程度の接合深さで構成す
る。

この電界効果トランジスタＱｍ形成領域の半導体基板１
の主面部には、ＬＤＤ部として使用される半導体領域１
０の下に半導体基板１よりも高い不純物濃度のＰ型の半
導体領域５が設けられている。この半導体領域５は、第
３図に符号５で示すように、　１０”　〜１０１”　　
［：ａｔ、ｏｍｓ／ｃｎ’　１程度の不純物濃度で構成
されている。そして、半導体領域５は、半導体領域ｌＯ
と同程度又はより深い位置に不純物濃度のピーク値が設
けられている。このように構成することにより、半導体
領域５を設けても、電界効果トランジスタＱｍのチャネ
ル形成領域すなわちゲート電極下の半導体基板１の表面
の不純物濃度を低減することができる。したがって、し
きい値電圧が高くなることを防止し、チャネル形成領域
の抵抗値を低減することができるので、読出効率を向上
することができる。

また、半導体領域５を、第３図に符号５′で示すように
、半導体領域１２のｐｎ接合深さよりも浅い位置に不純
物濃度のピーク値を有するように構成することにより、
ソース領域又はドレイン領域のうち高不純物濃度の半導
体領域１２と半導体領域５との接合容量を低減すること
ができるので。

情報の読出効率を向上することがセきる。

このように電界効果トランジスタＱｍのドレイン側のＬ
ＤＤ部（半導体領域１０）下部に半導体領域５を設ける
ことにより、ドレイン領域（半導体領域１２）と半導体
領域５との間のｐｎ接合を高い不純物濃度同志の接合と
することができるので、゛１′−導体基板１側への空乏
領域の伸びを抑制することができる。したがって、ソー
ス領域とドレイン領域（半導体領域１２）間のパンチス
ルーを防止（パンチスルー電圧を充分高（）することが
できる。

また、電界効果トランジスタＱｍの実効チャネル長を充
分に確保できるので、短チヤネル効果を抑制することが
できる。

また、Ｔｔｉ界効果トランジスタＱｍにＬＤＤ構造を採
用することにより、ＬＤＤ部（半導体領域１０）のチャ
ネル形成領域側への拡散距離が半導体領域１２に比べて
小さいので、実効チャネル長を充分に確保することがで
きる。したがって、より短チヤネル効果を抑制すること
ができる。

また、前記短チヤネル効果を抑制することにより、実効
チャネル長を短縮し、電界効果トランジスタＱｍの占有
面積を縮小することができるので。

焦積度を向上することができる。

また、ドレイン領域（半導体領域１ｏ及び１２）と半導
体領域５とのｐｎ接合部を高い不純物濃度で構成するこ
とにより、半導体基板１側への空乏領域の伸びを抑制で
きるので、電界効果トランジスタＱｍのドレイン領域近
傍における電界強度を高めることができる。したがって
、情報となるホットキャリアの発生量を増加することが
できるので、メモリセルへの書込効率を向上することが
できる。

また、電界効果トランジスタＱｍのＬＤＤ部（半導体領
域１０）をＭＩＳＦＥＴＱｎのＬＤＤ部（半導体領域１
０Ａ）よりも高い不純物濃度で構成し、ドレイン領域近
傍における電界強度を高めてホットキャリアを発生させ
る最適な不純物濃度で構成することができるので、より
メモリセルへの書込効率を向上することができる。これ
に対して、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎは、半導体
領域１０Ａを最適な不純物濃度で構成できるので、ソー
ス領域又はドレイン領域（半導体領域１２）の電気的特
性を向上することができる。すなわち、ショートチャネ
ル効果を抑え、ホラ１〜キヤリアの発生を抑えることが
できる。

また、電界効果トランジスタＱｍのソース側のＬＤＤ部
（半導体領域１０）下部に半導体領域５を設けることに
より、ドレイン領域をコレクタ領域、半導体基板１をベ
ース領域及びソース領域をエミッタ領域とする寄生ラテ
ラルバイポーラトランジスタのベース領域の不純物濃度
を高め、エミッタ領域からの電子の注入効率を低下する
ことができるので、寄生ラテラルトランジスタの動作を
防止することができる。したがって、電界効果トランジ
スタＱｍのソース領域とドレイン領域間（半導体領域１
２間）の耐圧（ブレークダウン電圧）を向上することが
できる０本例の電界効果トランジスタＱｍは、ドレイン
領域近傍でホットキャリアを発生させて情報となるホッ
トキャリア（電子）をフローティンググー１−？ｌ極７
に注入する（ピンチオフ点での書込み）動作原理である
。このため、同時に生成された正孔が基板電流となり、
この基板電流と半導体基板１の抵抗成分とで寄生ラテラ
ルバイポーラトランジスタが形成され易いので、前述の
ように、ソース領域側のＬＤＤ部の下部に゛姓導体領域
５を設けることは特に有効である。

また、電界効果トランジスタＱ　ｍにｒ−Ｄ　Ｄ構造を
採用することにより、ＬＤＤ部（半導体領域１０）のチ
ャネル形成領域側への拡散距雛が半導体領域１２に比べ
て小さいので、フローティングゲート電極７とソース領
域又はドレイン領域とのカップリング容量を低減し、読
出効率を向上することができる。

さらに、電界効果１−ランジスタＱ　ｍは、ＬＤＤ部（
半導体領域１０）と半導体領域５とで略特性を決定する
ことができるので、ソース領域（半導体領域１２）及び
それと一体に構成されたソース線（図示していない）の
不純物濃度を高く又は深い接合深さで構成することがで
きる。したがって、ソース線の抵抗値を低減することが
できるので、読出効率を向−■ニすることができる。

１４は半導体素子を覆う絶縁膜、１５は接続孔であり、
所定の半導体領域１２又は１３の上部の絶縁膜１４を除
去して設けられている。

１６は４１１層であり、接続孔１５を通して所定の半導
体領域１２又は１３と電気的に接続し、絶縁膜１４の上
部を所定方向に延在するように構成されている。電界効
果１−ランジスタＱｍのドレイン領域として使用される
半導体領域１２に接続された導電層１５は、ワード線と
交差する方向に延在するデータ線ＤＬを構成するように
なっている。

次に、本実施例Ｉの具体的な製造方法について説明する
。

本発明の実施例！であるＥｌ”ＲＯＭの製造方法を第４
図乃至第１１図の各製造工程における要部断面図で示す
。

まず、単結晶シリコンからなるｐ″′型の半導体基板ｌ
を用意する。そして、ｐチャネルＭＩＳＦＥＴＱｐ形成
領域となる半導体基板１主面部に、ｉ型のウェル領域２
を形成する。

この後、半導体素子間となる半導体基板１及びウェル領
域２の主面上部に、フィールド絶縁膜３及びフィールド
絶杯膜３下部の半導体基板１又はウェル領域２の主面部
に、ｎ型又はｎ型のチャネルス１〜ツバ領域４を形成す
る。

この後、第４図に示すように、半導体基板１及びウェル
領域２の主面上部に、ゲート絶縁膜６を形成する。ゲー
ト絶縁１漠６は、電界効果１〜ランジスタＱｍの第１ゲ
ート絶縁膜となるように１例えば、熱酸化技術による酸
化シリコン膜を用い、その膜厚を２５０〜３５０［λ］
程度で形成する。

そして、第５図に示すように、電界効果Ｉ〜ランジスタ
Ｑ　ｍ形成領域の半導体基板ｌの主面部に。

ｎ型の半導体領域５を形成する。半導体領域５は。

例えば、ｌ　Ｘ　Ｉｎ”　”　　［ａｔ；ｏｍｓ／ｃｍ
”　］程度の不純物濃度のボロンを、イオン打込み技術
で導入することで形成できる。このとき１周辺回路のＭ
Ｔ　５ＦＥＴ形成領域にはボロンを導入しない。領域５
は。

後の工程で形成されるＬＤＤ部よりも深い位置でしかも
ドレイン領域の接合深さと同程度又はそれよりも浅い位
置に不純物濃度のピーク値を有するように形成する。し
たがって、例えば、１５０［ＫｅＶ］程度のエネルギを
使用する。なお、第４図に示すゲート絶縁膜６を形成す
る工程の後に、グー１−絶縁膜６を通して半導体基板１
の主面部に電界効果トランジスタＱｍのしきい値電圧を
調整するように低エネルギのイオン打込み技術により、
ボロン等のＰ型不純物、或はリン又はヒ素等のｎ型不純
物を導入してもよい。

第５図に示す半導体領域５を形成する工程の後に、電界
効果！−ランジスタＱ　ｒｒｔ形成領域のフィールド絶
柊膜４及びゲート絶縁膜６上部に製造工程における第１
層口の導電層を形成する。この導電層は、化学的気相析
出（以下、ＣＶＤという）技術による多結晶シリコン膜
に、リンを導入したものを用いろ。

そして、電界効果トランジスタＱｍのフローティングゲ
ートｒＬ極を形成するために、前記導電層に所定のパタ
ーンニングを施して導電層７Ａを形成する。この工程に
より、周辺回路のＭＩＳＦＥＴ　Ｑ　ｎ及びＱＰ形成領
域のゲート絶縁膜６が除去される。

この後、第６図に示すように、電界効果トランジスタＱ
ｒｎ形成領域において、導電層７Ａを覆うゲート絶縁膜
８Ａを形成する。これと同一製造工程でＭＩＳＦＥＴＱ
ｎ及びＱｐ形成領域の半導体基板１及びウェル領域２の
主面部に、ゲート絶縁膜８Ｂを形成する。このゲート絶
縁膜８Ａ及び８Ｂは２例えば、熱酸化技術による酸化シ
リコン膜を用いる。ゲート絶縁膜８Ａは１例えハ２５０
〜３５０［λコ程度の膜厚で形成し、ゲート絶縁膜８Ｂ
は、例えば２００〜３００［Ａ］程度の膜厚で形成する
。

第６図に示すゲート絶縁膜８Ａ及び８Ｂを形成する工程
の後に、ゲート絶縁［８Ｂを通して半導体基板１及びウ
ェル領域２の主面部に不純物を導入する。この不純物は
、主として、Ｍ　Ｔ　Ｓ　ＦＥＴＱｎ及びＱｐのしきい
値電圧を肩整するように。

例えば、Ｉ　ＸＩＯ’　２［ａｊｏｍｓ／ａｓ”　１程
度のボロンを３０［ＫｅＶ］程度のエネルギのイオン打
込み技術により導入する。

この後、ゲート絶縁膜８Ａ及び８Ｂを覆うように、製造
工程における第２層目の導電層を形成し。

この導電層に所定のパターンニングを施す、これにより
、第７図に示すように、電界効果トラレジ１９０ｍ形成
領域に導電層９Ａを形成し、ＭＩＳＦ　Ｔ　Ｑ　ｎ及び
Ｑｐ形成領域にゲート電極９を形成することができる。

導電層９Ａ及びゲート電極９は、例えば、ＣＶＤ技術で
形成されリンが導入された多結晶シリコン膜の上部に高
融点金属シリサイド膜が形成されたポリサイド膜で形成
する。

第７図に示す導電層９Ａ及びゲート電極９を形成する工
程の後に、電界効果トランジスタＱｍのフローティング
ゲート電極及びコントロールゲート電極を形成するマス
ク１７を形成する。マスク１７は、エツチング用及び不
純物導入用のマスクを形成するために１例えば、フォト
レジスト膜を用いる。

そして、マスク１７を用いて、導電層７Ａ、９Ａ及びゲ
ート絶縁膜８Ａにエツチングを施し、フローティングゲ
ート電極７．コントロールゲート電極９及びワード線（
図示していない）を形成する。

この後、マスク１７を不純物導入用マスクとして用い、
第８図に示すように、電界効果トラレジ１９０ｍ形成領
域の半導体基板１の主面部にｎ型の半導体領域１０−Ｂ
を自己整合で形成する。半導体領域１０Ｂは、周辺回路
のＭＩＳＦＥＴＱｎのＬＤＤ部よりも高い不純物濃度の
ＬＤＤ部を形成するようになっている。この半導体領域
１０Ｂは。

ホットキャリアを発生される最適な不純物濃度を有する
ように、Ｉ　Ｘｌ０１３〜Ｉ　ＸＩＯ”　’　　［ａｔ
、ｏｍｓ／１２コ程度のヒ素を用い、８０［ＫｅＶ］程
度のエネルギのイオン打込み技術によって形成する。半
導体領域１０Ｂの不純物として、ヒ素を用いることによ
り、浅い接合が形成できるため、イオン打込み量を少な
くしても表面濃度を比較的高くできる。不純物濃度勾配
をリンよりも急峻にできるため、ｆｆｉ界強度を大きく
し書込効率を高めることができる。

第８図に示す半導体領域１０Ｂを形成する工程の後に、
マスク１７を除去する。

この後、酸化技術によって、フローテイングゲ−ト電極
７、コントロールゲート電極９及びゲート電極９等を覆
う絶縁膜（酸化シリコン膜）８Ｃを形成する。絶縁［８
Ｇは、少なくともフローティングゲート電ｔｉｉ７を覆
うように形成すればよく、それに蓄積される情報となる
電子の不要な放出を防止して、情報の保持特性を向上す
ることができる。また、絶縁膜８Ｃは、重金属の汚染防
止をすることができる。

この後、第９図に示すように、Ｍ　Ｉ　Ｓ　ＦＥＴＱｎ
形成領域の半導体基板１の主面部にｉ型の半導体領域１
０Ａを形成する。半導体領域１０Ａは、ＬＤＤ構造のＭ
　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎを形成するようになって
いる。半導体領域１０Ａは、ＭＩＳＦＥＴＱｎの耐圧を
向上するように、例えば、ｌＸ１０１’　　［ａｊｏｍ
ｓ／　ｃｉｉ　”　］程度のリンを５０［ＫｅＶ］程度
のエネルギのイオン打込み技術により導入し、引き伸し
拡散を施すことで形成することができる。

この実施例では、リンは電界効果トランジス５０ｍ形成
領域にも打込まれる。［界効果トランジスタＱｍの半導
体領域１０は、ｎ型の不純物が２度の工程で導入されて
いるので、半導体領域１０Ａに比べて高い不純物濃度で
形成することができる。

また、半導体領域ｌＯは、フローティングゲート電ｔｉ
ｉ　７及びコントロールゲート電極９を形成するマスク
１７で形成しているので、マスク工程を低減することが
できる。なお、半導体領域１０及び１０Ａを形成すると
きは、電界効果トランジスタＱｐ形成領域は、フォトレ
ジスト膜等のマスクで覆われている。

また、電界効果トランジス５０ｍ形成領域にマスクを形
成し、半導体領域１０Ｂには、半導体領域１０Ａを形成
するリンを打込まないようにしてもよい、すなわち、こ
の場合には、メモリセルとなる電界効果トランジスタＱ
ｍのＬＤＤ部の不純物濃度、すなわち、半導体領域ｌＯ
の不純物濃度は、半導体領域１０Ｂを形成する工程で制
御する。

また、ＭＩＳＦＥＴＱｎのＬＤＤ部の不純物濃度。

すなわち、半導体領域１０Ａは、これを形成する工程で
制御する。

第９図に示す半導体領域１０及びＩＯＡを形成する工程
の後に、フローティングゲート電極７、コントロールゲ
ート電極９及びゲート電極９の側部にマスク１１を形成
する。マスク１１は、電界効果トランジスタＱｍ及びＭ
ＩＳＦＥＴＱｎの実質的なソース領域又はドレイン領域
を形成する不純物導入用のマスク（サイドウオールスペ
ーサ）である、マスク１１は、例えば、６００〜８００
　［’Ｃ］程度の高温度とｌ、Ｏ［ｊｏｒｒｌ程度の低
圧力下でＣｖＤ技術によって基板上全面に形成した酸化
シリコン膜に異方性エツチングを施すことで形成できる
。

この後、第１０図に示すように、電界効果トランジスタ
Ｑｍ及びＭＩ　５ＦＥＴＱｎ形成領域の半導体基板ｌの
主面部にｎ゛型の半導体領域１２を形成する。半導体領
域１２は１例えば、Ｉ　Ｘｌ０１ｒ″［ａｔ、ｏｍｓ／
ｅｍ”　］程度のヒ素イオンを用い、８０［ＫｅＶ］程
度のエネルギのイオン打込み技術により導入し、引き伸
し拡散を施すことで形成することができる。この半導体
領域１２を形成する工程で、電界効果トランジスタＱｍ
及びＭ　Ｉ　Ｓ　ＦＥＴＱｎが略完成する。

半導体領域１２の不純物濃度は、この工程で制御すれば
よい。したがって、電界効果トランジスタＱｍにおいて
、書込効率及び読出効率を制御する半導体領域１０の不
純物濃度に関係することなく、半導体領域１２の不純物
濃度を高くすることができる。こＪＬによって、半導体
領域１２及び一体に構成されるソース線の抵抗値を著し
く低減し。

メモリセルアレイを延在するソー入線の面積を縮小する
ことができる。また、ソース線の抵抗値を低減できるの
で、続出効率を向上することができる。

また、本実施例では、その接合深さを浅くし、短チヤネ
ル化をさらに図るために、半導体領域１２の形成にはヒ
素を用いているが、半導体領域１０、ＩＯＡの形成には
リンを用いているので、不純物濃度勾配が急峻にならず
、特に、ＬＤＤ部の接合の耐圧は、充分に確保すること
ができる。

なお、半導体領域１２を形成するときは、ＭＩＳＦＥＴ
ＱＰ形成領域は、フォトレジスト膜等の不純物導入用マ
スクで覆われている。

第１０図に示す半導体領域１２を形成する工程の後に、
第１図に示すように、ＭＩＳＦＥＴＱＰ形成領域のウェ
ル領域２の主面部に、Ｐ９型の半導体領域１３を形成す
る。半導体領域１３は５例えば、Ｉ　ＸＩＯ”　　［ａ
ｊｏｍｓ／Ｃｍ２］程度のＢＦ２を８０［ＫｅＶ］Ｐ１
．度のエネルギのイオン打込みにより導入し、引き伸し
拡散を施すことで形成することができる。一般的に、Ｐ
型の不純物は、その拡散速度が速いので、充分にマスク
１１下部に回り込むようになっている。この半導体領域
１３を形成する工程で、ＭＩＳＦＥＴＱＰが略完成する
。

なお、半導体領域１３を形成するときは、電界効果トラ
ンジスタＱｍ及びＭＩ　５ＦＥＴＱｎ形成領域は、フォ
トレジスト膜等の不純物導入用マスクで覆われている。

第１１図に示す半導体領域１３を形成する工程の後に、
絶縁膜１４を形成し、接続孔１５を形成する。そして、
前記第１図に示すように、接続孔１５を通して所定の半
導体領域１２又は１３と電気的に接続するように、導電
層１６を形成する。

導電層１６は、例えば、スパッタ技術で形成したアルミ
ニウム膜又は所定の添加物（Ｓｉ、Ｃｕ、Ｔｉ等）を含
有するアルミニウム膜で形成する。

これら一連の製造工程によって１本実施例のＥＰＲＯＭ
は完成する。なお、この後に、保護膜（パッシベーシゴ
ン膜）等の処理を施す。

［実施例■］ 本実施例■は、メモリセルを構成する電界効果トランジ
スタＱｍのソース領域又はドレイン領域の接合容量を低
減し、読出効率を向上した本発明の他の実施例である。

本発明の実施例■であるＥＰＲＯＭの要部断面を第１２
図で示す。

本実施例■の電界効果トランジスタＱｍは、第１２図で
示すように、ソース領域又はドレイン領域として使用さ
れる半導体領域１２の下部にｉの半導体領域１８が設け
られている。半導体領域１８は、半導体領域１２と半導
体基板１の接合容量が半導体領域５で増加することを抑
制するように構成されている。すなわち、半導体領域１
Ｂは。

半導体領域１２の接合深さよりも深い位置に不純物濃度
のピーク値を有するように、ｎ型の不純物（例えば、リ
ン）を導入することで形成できる。この半導体領域１８
は、半導体領域１２と同一のマスク１１を用い、半導体
領域１２の前又は後工程で自己整合により形成すればよ
い。また、半導体領域１８は、ｎ型の不純物を過剰に導
入し、ｎ−型で形成してもよい。

このように電界効果トランジスタＱｍのソース領域又は
トレイン領域として使用される半導体領域１２の下部に
半導体領域１８を設けることにより、半導体領域１２と
半導体基板ｌとのｐｎ接合部の接合容量を低減すること
ができるので、続出効率を向上することができる。

なお１本実施例■及び前記実施例■では、電界効果トラ
ンジスタＱｍ及びＭＩＳＦＥＴＱｎを半導体基板１に設
けたが、本発明は、それらをＰ−型のウェル領域に設け
てもよい。

［効果］ 以上説明したように１本願において開示された新規な技
術によれば、以下に述べる効果を得ることができる。

（１）ＥＰＲＯＭのメモリセルをＬＤＤ構造の電界効果
トランジスタで構成し、ドレイン側のＬＤＤ部の下部の
半導体基板（又はウェル領域）の主面部に、半導体基板
と同一導電型でかつそれよりも高い不純物濃度の半導体
領域を構成したことにより、ドレイン領域近傍における
電界強度を向上し。

情報となるホットキャリアの発生量を増大できるので−
ＥＰＲ’ＯＭの書込効率を向上するこができる。

（２）前記（１）により、ドレイン領域と前記半導体領
域とのｐｎ接合部を高い不純物濃度で構成し、空乏領域
の伸びを抑制することができるので。

電界効果トランジスタの実効チャネル長を充分に確保し
、短チヤネル効果を抑制することができる、（３）前記
（１）により、ＬＤＤ部はチャネル形成領域側への拡散
距離が小さく、実効チャネル長を充分に確保することが
できるので、短チヤネル効果を抑制することができる。

（４）前記（２）又は（３）により、電界効果トランジ
スタの占有面積を縮小することができるので、集積度を
向上することができる。

（５）前記（１）の構成に、周辺回路を構成する電界効
果トランジスタのＬＤＤ部よりも高い不純物濃度で、メ
モリセルを構成する電界効果トランジスタのＬＤＤ部を
構成する構成を設けることにより、ドレイン領域近傍に
おける電界強度を高めてホットキャリアを発生させる最
適な不純物濃度でＬＤＤ部を構成することができるので
、よりメモリセルへの書込効率を向上することができる
。

（６）前記（５）により、ＬＤＤ部の不純物濃度を高め
、ソース領域とドレイン領域間の抵抗値を低減すること
ができるので、続出効率を高めることができる。

（７）前記（１）、（４）及び（６）により、ＥＰＲＯ
Ｍの高書込効率化、高読出効率化及び高集積化を図るこ
とができる。

（８）前記（１）の構成に、電界効果トランジスタのソ
ース側のＬＤＤ部の下部にも前記半導体領域を構成する
構成を設けることにより、ソース領域側の少数キャリア
の注入効率を低減することができるので、電界効果トラ
ンジスタのソース領域とドレイン領域間・の耐圧を向上
することができる。

（９）前記（８）により、ＥＰＲＯＭの電気的信頼性を
向上することができる。

以上１本発明者によってなされた発明を前記実施例にも
とづき具体的に説明したが１本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。

本発明は、ＥＰＲＯＭに限らず、フローティングゲート
電極を有し、これに電荷の形で情報を蓄積する電界効果
トランジスタに広く適用できる。

【図面の簡単な説明】

第１図は、本発明の実施例ＩであるＥＰＲＯＭの要部断
面図、 第２図は、第１図に示すＥＰＲＯＭのメモリセルを構成
する電界効果トランジスタの拡大断面図。 第３図は、前記電界効果トランジスタ等を構成する半導
体領域の不純物濃度分布を示す図、第４図乃至第１１図
は１本発明の実施例ＩであるＥＰＲＯＭの製造方法を各
製造工程毎に示す要部断面図。 第１２図は、本発明の実施例■であるＥＰＲＯＭの要部
断面図である。

Claims (1)

1. 【特許請求の範囲】 １、フローティングゲート電極を有する電界効果トラン
   ジスタを備えた半導体集積回路装置であって、前記電界
   効果トランジスタのドレイン領域とチャネル形成領域と
   の間の半導体基板又はウェル領域の主面部に、ドレイン
   領域と同一導電型でかつそれよりも低い不純物濃度の第
   １半導体領域を設け、該第１半導体領域の下部の半導体
   基板又はウェル領域の主面部に、半導体基板又はウェル
   領域と同一導電型でかつそれよりも高い不純物濃度の第
   ２半導体領域を設けてなることを特徴とする半導体集積
   回路装置。 ２、前記第２半導体領域は、不純物濃度のピーク値が前
   記第１半導体領域と同程度、又はより深い位置に構成さ
   れてなることを特徴とする特許請求の範囲第１項に記載
   の半導体集積回路装置。 ３、前記第２半導体領域は、不純物濃度のピーク値が前
   記第１半導体領域と同程度、又はより深い位置で、しか
   も前記ドレイン領域の接合深さよりも浅い位置で構成さ
   れてなることを特徴とする特許請求の範囲第１項に記載
   の半導体集積回路装置。 ４、前記第２半導体領域は、チャネル形成領域よりも高
   い不純物濃度で構成されてなることを特徴とする特許請
   求の範囲第１項に記載の半導体集積回路装置。 ５、前記電界効果トランジスタは、ｎチャネル導電型で
   構成されてなることを特徴とする特許請求の範囲第１項
   に記載の半導体集積回路装置。 ６、前記第１半導体領域及び前記ドレイン領域は、ヒ素
   を導入して構成されてなることを特徴とする特許請求の
   範囲第５項に記載の半導体集積回路装置。 ７、前記電界効果トランジスタは、ソース領域とチャネ
   ル形成領域との間の半導体基板又はウェル領域の主面部
   に、第１半導体領域が設けられてなることを特徴とする
   特許請求の範囲第１項に記載の半導体集積回路装置。 ８、前記電界効果トランジスタは、紫外線消去型の不揮
   発性記憶機能を構成するメモリセルであることを特徴と
   する特許請求の範囲第１項に記載の半導体集積回路装置
   。 ９、前記電界効果トランジスタのドレイン領域又はソー
   ス領域の下部の半導体基板又はウェル領域の主面部には
   、それらの接合容量を低減する第３半導体領域が設けら
   れてなることを特徴とする特許請求の範囲第１項に記載
   の半導体集積回路装置。 １０、第１電界効果トランジスタとフローティングゲー
   ト電極を有する第２電界効果トランジスタとを備えた半
   導体集積回路装置であって、前記第１電界効果トランジ
   スタのドレイン領域とチャネル形成領域との間の半導体
   基板又はウェル領域の主面部に、ドレイン領域と同一導
   電型でかつそれよりも低い不純物濃度の第１半導体領域
   を設け、前記第２電界効果トランジスタのドレイン領域
   とチャネル形成領域との間の半導体基板又はウェル領域
   の主面部に、ドレイン領域と同一導電型でかつそれより
   も低い不純物濃度を有し、しかも前記第１半導体領域よ
   りも高い不純物濃度の第２半導体領域を設け、該第２半
   導体領域の下部の半導体基板又はウェル領域の主面部に
   、半導体基板又はウェル領域と同一導電型でかつそれよ
   りも高い不純物濃度の第３半導体領域を設けてなること
   を特徴とする半導体集積回路装置。 １１、前記第２電界効果トランジスタは、紫外線消去型
   の不揮発性記憶機能のメモリセルを構成し、前記第１電
   界効果トランジスタは、不揮発性記憶機能の周辺回路を
   構成してなることを特徴とする特許請求の範囲第１０項
   に記載の半導体集積回路装置。 １２、フローティングゲート電極を有する電界効果トラ
   ンジスタを備えた半導体集積回路装置であって、前記電
   界効果トランジスタのドレイン領域とチャネル形成領域
   との間の半導体基板又はウェル領域の主面部に、ドレイ
   ン領域と同一導電型でかつそれよりも低い不純物濃度の
   第１半導体領域を設け、該第１半導体領域の下部でかつ
   ソース領域とドレイン領域との間の半導体基板又はウェ
   ル領域の主面部に、半導体基板又はウェル領域と同一導
   電型でかつそれよりも高い不純物濃度の第２半導体領域
   を設けてなることを特徴とする半導体集積回路装置。 １３、前記第２半導体領域は、不純物濃度のピーク値が
   前記第１半導体領域と同程度、又はより深い位置で構成
   されてなることを特徴とする特許請求の範囲第１２項に
   記載の半導体集積回路装置。 １４、前記第２半導体領域は、不純物濃度のピーク値が
   前記第１半導体領域と同程度、又はより深い位置で、し
   かも前記ドレイン領域の接合深さよりも浅い位置に構成
   されてなることを特徴とする特許請求の範囲第１２項に
   記載の半導体集積回路装置。