JPS62101152A - タイミング信号再生方式 - Google Patents
タイミング信号再生方式Info
- Publication number
- JPS62101152A JPS62101152A JP60240487A JP24048785A JPS62101152A JP S62101152 A JPS62101152 A JP S62101152A JP 60240487 A JP60240487 A JP 60240487A JP 24048785 A JP24048785 A JP 24048785A JP S62101152 A JPS62101152 A JP S62101152A
- Authority
- JP
- Japan
- Prior art keywords
- timing signal
- output
- gate
- phase
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、位相変調信号からこれの復調に用いるタイミ
ング信号を再生する方式に関するものである。
ング信号を再生する方式に関するものである。
タイミング信号をディジタル回路にょシ再生する手段と
しては、特願昭５８−２４７１９４号によるものが提案
されておシ、これにおいては、位相変調信号の位相変化
点を検出し、この検出々カと、局部的に発生したクロッ
クパルスに基づいて動作するディジタル式位相同期回路
の出力とを同期状態とし、これの出力をタイミング信号
に用いるものとなっている。
しては、特願昭５８−２４７１９４号によるものが提案
されておシ、これにおいては、位相変調信号の位相変化
点を検出し、この検出々カと、局部的に発生したクロッ
クパルスに基づいて動作するディジタル式位相同期回路
の出力とを同期状態とし、これの出力をタイミング信号
に用いるものとなっている。
しかし、前述の手段において紘、伝送回線の周波数振幅
特性および周波数位相特性等に基づく遅延歪を補償する
目的上、入力側へ自動等化器が挿入される場合、位相変
調信号の到来に際し、これに先行して高い周波数の不要
な成分（以下、先行高調波）が自動等化器から送出され
ることがあシ、この先行高調波が送出されると、先行高
調波の位相に対し位相同期回路が同期状態となシ、正規
の位相変調信号が与えられても直ちにこれとの同期状態
とならず、若干の時間後に正規の同期状態となるため、
この間に誤った位相のタイミング信号が送出され、特に
高応答性を要求される場合には、到来直後の位相変調信
号が正確に復調されず、受信データに誤シを生ずること
が実験的に観測されておシ、これを解決すべき問題が提
起されている。
特性および周波数位相特性等に基づく遅延歪を補償する
目的上、入力側へ自動等化器が挿入される場合、位相変
調信号の到来に際し、これに先行して高い周波数の不要
な成分（以下、先行高調波）が自動等化器から送出され
ることがあシ、この先行高調波が送出されると、先行高
調波の位相に対し位相同期回路が同期状態となシ、正規
の位相変調信号が与えられても直ちにこれとの同期状態
とならず、若干の時間後に正規の同期状態となるため、
この間に誤った位相のタイミング信号が送出され、特に
高応答性を要求される場合には、到来直後の位相変調信
号が正確に復調されず、受信データに誤シを生ずること
が実験的に観測されておシ、これを解決すべき問題が提
起されている。
前述の問題を解決するため、本発明はっぎの手段によシ
構成するものとなっている。
構成するものとなっている。
すなわち、上述のタイミング信号再生方式において、位
相変調信号を波形整形してからパルスへ変換し、このパ
ルスの間隔を計測し、この計測結果が位相変調信号の周
期へ達してからタイミング信号の再生を行なうものとし
ている。
相変調信号を波形整形してからパルスへ変換し、このパ
ルスの間隔を計測し、この計測結果が位相変調信号の周
期へ達してからタイミング信号の再生を行なうものとし
ている。
したがって、パルス間隔が与えられた信号の周期を示す
ものとなシ、これをクロックパルス等によシ計測し、位
相変調信号の周期へ達したことを確認のうえ、タイミン
グ信号の再生を行なうことによシ、先行高調波と同期し
たタイミング信号を生ずることが阻止され、正規のタイ
ミング信号のみを送出するものとなる。
ものとなシ、これをクロックパルス等によシ計測し、位
相変調信号の周期へ達したことを確認のうえ、タイミン
グ信号の再生を行なうことによシ、先行高調波と同期し
たタイミング信号を生ずることが阻止され、正規のタイ
ミング信号のみを送出するものとなる。
〔実施例〕
以下、実施例を示す図によって本発明の詳細な説明する
。
。
第１図はブロック図、第２図は第１図における各部の波
形を示すタイミングチャートであり、入力１へ与えられ
た位相変調信号（以下、ＰＨＭＳ）ＳＰＭ（ａ）は、自
動等化器等の等化器（以下、ＥＱ）２を介し、これの出
力（ｂ）となってから波形整形回路（以下、ＷＦ）３へ
与えられ、こ＼において２値のディジタル信号（ｃ）と
なシ、これの変化点が微分回路（以下、ＤＥＦ）４によ
シ微分パルス（ａ）へ変換され、パルス間隔計測回路（
以下、ＰＤＭ）５へ与えられる。
形を示すタイミングチャートであり、入力１へ与えられ
た位相変調信号（以下、ＰＨＭＳ）ＳＰＭ（ａ）は、自
動等化器等の等化器（以下、ＥＱ）２を介し、これの出
力（ｂ）となってから波形整形回路（以下、ＷＦ）３へ
与えられ、こ＼において２値のディジタル信号（ｃ）と
なシ、これの変化点が微分回路（以下、ＤＥＦ）４によ
シ微分パルス（ａ）へ変換され、パルス間隔計測回路（
以下、ＰＤＭ）５へ与えられる。
ＦＤｖ５は、パルス（ｄ）の間隔を後述の構成によシ計
測し、この結果がＰＨＭＳ−８ＰＭ（ａ）の周期へ達す
れば、これの検出々力（−）をＡＮＤゲート６へ送出す
る。
測し、この結果がＰＨＭＳ−８ＰＭ（ａ）の周期へ達す
れば、これの検出々力（−）をＡＮＤゲート６へ送出す
る。
また、ＥＱ２の出力（ｂ）は、搬送波検出回路（以下、
ＣＤ）７にも与えられておシ、これの検出々力（ｈ）を
ＡＮＤゲート６へ送出するものとなっているため、雨検
出々力（ｅ）、（ｈ）が同時に生ずれば、同ゲート６の
出力（ｊ）も生ずるものとなっている。
ＣＤ）７にも与えられておシ、これの検出々力（ｈ）を
ＡＮＤゲート６へ送出するものとなっているため、雨検
出々力（ｅ）、（ｈ）が同時に生ずれば、同ゲート６の
出力（ｊ）も生ずるものとなっている。
たソし、ＥＱ２の出力（ｂ）には、先行高調波ＰＨが正
規のＰＨＭＳに対し直前に生じておシ、これもＷＦ３お
よびＤＥＦ４ を介してパルス（ｄ）となるが、これ
らのパルス間隔はＰＨＭＳの周期よシ小さく、ＦＤｖ５
が検出々力（・）を生ぜず、 ＡＮＤゲート６の出力Ｕ
）も検出々力（ｅ）が生ずるまでは送出されないものと
なっている。
規のＰＨＭＳに対し直前に生じておシ、これもＷＦ３お
よびＤＥＦ４ を介してパルス（ｄ）となるが、これ
らのパルス間隔はＰＨＭＳの周期よシ小さく、ＦＤｖ５
が検出々力（・）を生ぜず、 ＡＮＤゲート６の出力Ｕ
）も検出々力（ｅ）が生ずるまでは送出されないものと
なっている。
一方、局部的に発生したクロックパルスＣＬＫが入力１
１へ与えられておシ、これを２相パルス発生回路（以下
、ＤＰＧ）１２がＡの周波数へ分周すると共に、互に１
８０の位相差を有するクロックパルスφ１、φ２とし、
ディジタル式の位相同期回路（以下、ＰＬＬ）１３ へ
与えていると共に、ＤＥＦ４からのパルス（ｄ）も）’
ＬＬ１３ へ与えられている。
１へ与えられておシ、これを２相パルス発生回路（以下
、ＤＰＧ）１２がＡの周波数へ分周すると共に、互に１
８０の位相差を有するクロックパルスφ１、φ２とし、
ディジタル式の位相同期回路（以下、ＰＬＬ）１３ へ
与えていると共に、ＤＥＦ４からのパルス（ｄ）も）’
ＬＬ１３ へ与えられている。
ＰＬＬ１３は、位相比較器（以下、ｐｃｐ）、固定分局
器（以下、ＦＤｖ）、クロックパルスφｌを阻止し、ま
たは、クロックパルスφ１のパルス間へクロックパルス
φ２の挿入を行なうゲート回路（以下、ＧＴ）、および
制御部（以下、ｃＴ）にょシ構成され、ＣＴがクロック
パルスφｌをＦＤＶへ与え、ＦＤｖＯ分周出力とパルス
（ｄ）との位相をｐｃｐが比較し、 との結果に応じて
ＧＴが制御され、クロックパルスφ１の阻止またはクロ
ックパルスφ２の挿入を行なうものとなっておシ、これ
によってＦＤＶの分局出力とパルス（ｄ）との周期状態
を維持している。
器（以下、ＦＤｖ）、クロックパルスφｌを阻止し、ま
たは、クロックパルスφ１のパルス間へクロックパルス
φ２の挿入を行なうゲート回路（以下、ＧＴ）、および
制御部（以下、ｃＴ）にょシ構成され、ＣＴがクロック
パルスφｌをＦＤＶへ与え、ＦＤｖＯ分周出力とパルス
（ｄ）との位相をｐｃｐが比較し、 との結果に応じて
ＧＴが制御され、クロックパルスφ１の阻止またはクロ
ックパルスφ２の挿入を行なうものとなっておシ、これ
によってＦＤＶの分局出力とパルス（ｄ）との周期状態
を維持している。
なお、ＣＴはパルス（ｄ）が与えられたときにのみｐｃ
ｐ を動作状態とし、これ以外ではＧＴを制御せず、
ＦＤｖの分局出力位相が不必要に変化するのを阻止して
いる。
ｐ を動作状態とし、これ以外ではＧＴを制御せず、
ＦＤｖの分局出力位相が不必要に変化するのを阻止して
いる。
また、クロックパルスφ１は、ＤＥＦ４にも与えられて
おシ、これに応じてＤＥＦ４が微分動作を行なうものに
なっている一方、ＦＤｖ５は、クロックパルスＣＬＫお
よび検出々力（ｈ）に基づいて動作するものとなってい
る。
おシ、これに応じてＤＥＦ４が微分動作を行なうものに
なっている一方、ＦＤｖ５は、クロックパルスＣＬＫお
よび検出々力（ｈ）に基づいて動作するものとなってい
る。
ＰＬＬ１３の分局出力（ｆ）は、ＷＦ３の出力（ｃ）と
共に位相変化点検出回路（以下、ＰＳＤ）１４へ与えら
レテおシ、ＰＳＤ１４中に設けた３段のシフトレジスタ
へ出力（ｃ）を与えて分局出力（ｆ）にょシシフトを行
なわせ、同レジスタの初段出力と最終段の反転出力との
排他的論理和を取シ出し、これによってＰ ＨＭＳ−８
Ｐ Ｍ（ａ）の位相変化点を示す検出々力（めを得、こ
れをＡＮＤゲート１５へ出力（ｊ）と共に与えている。
共に位相変化点検出回路（以下、ＰＳＤ）１４へ与えら
レテおシ、ＰＳＤ１４中に設けた３段のシフトレジスタ
へ出力（ｃ）を与えて分局出力（ｆ）にょシシフトを行
なわせ、同レジスタの初段出力と最終段の反転出力との
排他的論理和を取シ出し、これによってＰ ＨＭＳ−８
Ｐ Ｍ（ａ）の位相変化点を示す検出々力（めを得、こ
れをＡＮＤゲート１５へ出力（ｊ）と共に与えている。
以上に対し、クロックパルスφ１に基づき、互に１８０
の位相差を有するクロックツくルスφ３、φ４を発生す
るＤＰＧｌ２と同様のＤＰＧｌ ６、およびクロックパ
ルスφ３、φ４ならびにＡＮＤゲート１５の出力［有］
）が与えられているＰＬＬ１３ど同様なＰＬＬ１７が設
けてあシ、上述と同様、ＰＬＬ１７中に設けたＦＤＶＱ
分周出力（４と出力（ｋ）との位相が一致する方向へ制
御されておシ、出力（４がタイミング信号Ｓｔとして出
力１８へ送出されるものとなっている。
の位相差を有するクロックツくルスφ３、φ４を発生す
るＤＰＧｌ２と同様のＤＰＧｌ ６、およびクロックパ
ルスφ３、φ４ならびにＡＮＤゲート１５の出力［有］
）が与えられているＰＬＬ１３ど同様なＰＬＬ１７が設
けてあシ、上述と同様、ＰＬＬ１７中に設けたＦＤＶＱ
分周出力（４と出力（ｋ）との位相が一致する方向へ制
御されておシ、出力（４がタイミング信号Ｓｔとして出
力１８へ送出されるものとなっている。
たｙし、上述のとおυＰＤＭ５の検出々力（ｅ）が生じ
てからＡＮＤゲート６の出力（ｊ）も生じ、これに応じ
てＡＮＤゲート１５がオンとなシ、ＰＳＤ１４の検出々
力（めを出力（ｋ）として送出するため、これ以降にお
いてＰＬＬｌ７の出力（４が出力（ｋ）と同期状態へ入
り、正規のタイミング信号ｓｔが送出される。
てからＡＮＤゲート６の出力（ｊ）も生じ、これに応じ
てＡＮＤゲート１５がオンとなシ、ＰＳＤ１４の検出々
力（めを出力（ｋ）として送出するため、これ以降にお
いてＰＬＬｌ７の出力（４が出力（ｋ）と同期状態へ入
り、正規のタイミング信号ｓｔが送出される。
したがって、パルス（ｄ）の間隔がＰＨＭＳの周期へ達
してから、タイミング信号Ｓｔの再生が行なわれるもの
となυ、先行高調波ＰＨにはＰＩ、Ｌ１７が応動せず、
ＰＨＭＳの復調に誤シを生じないものになると共に、タ
イミング信号 Ｓｔが同期状態となるまでの応答時間短
縮が実現する。
してから、タイミング信号Ｓｔの再生が行なわれるもの
となυ、先行高調波ＰＨにはＰＩ、Ｌ１７が応動せず、
ＰＨＭＳの復調に誤シを生じないものになると共に、タ
イミング信号 Ｓｔが同期状態となるまでの応答時間短
縮が実現する。
なお、ＷＦ３、ＤＥＦ４、ＤＰＧｌ２乃至ＰＬＬｌ７は
、上述の出願に詳細が開示されているため、各部の構成
については説明を省略する。
、上述の出願に詳細が開示されているため、各部の構成
については説明を省略する。
第３図は、ＰＤＭ５の具体的構成を示すブロック図であ
シ、入力２１へ与えられているＣＤ７の検出々力（ｈ）
が「Ｈ」（高レベル）として生ずれば、これがインバー
タ２２によシ反転され「Ｌ」（低レベル）とな、り、Ｏ
Ｒゲート２３を介しまたは直接、カウンタ（以下、ＣＵ
Ｔ） ２４．２５のリセット人力Ｒへ与えられ、これら
のリセット状態を解除して動作状態とするため、入力３
１からのクロックパルスＣＬＫがオン状態のＮＡＮＤゲ
ート３２を通過してＣＵＴ２４のクロック入力ＣＫへ与
えられていることによシ、これのカウントをＣＵＴ２４
が開始し、２進のカウント出力Ｑ１〜Ｑ４を順次にｒＨ
Ｊとし、計８個のパルスをカウントするとカウント出力
Ｑｌ〜Ｑ４がすべてｒＨＪとなシ、ＮＡＮＤゲート３３
の出力を「Ｈ」からｒＬＪへ転じ、ＮＡＮＤゲート３２
の出力を「Ｈ」へ固定してこれをオフ状態とし、クロッ
クパルスＣＬＫの通過を阻止すると共に、ＮＡＮＤゲー
ト３３の出力ｒＬＪをＯＲゲート３４を介してＣＵＴ２
５のクロック入力ＣＫへ与え、これに「１」のカウント
を行なわせる。
シ、入力２１へ与えられているＣＤ７の検出々力（ｈ）
が「Ｈ」（高レベル）として生ずれば、これがインバー
タ２２によシ反転され「Ｌ」（低レベル）とな、り、Ｏ
Ｒゲート２３を介しまたは直接、カウンタ（以下、ＣＵ
Ｔ） ２４．２５のリセット人力Ｒへ与えられ、これら
のリセット状態を解除して動作状態とするため、入力３
１からのクロックパルスＣＬＫがオン状態のＮＡＮＤゲ
ート３２を通過してＣＵＴ２４のクロック入力ＣＫへ与
えられていることによシ、これのカウントをＣＵＴ２４
が開始し、２進のカウント出力Ｑ１〜Ｑ４を順次にｒＨ
Ｊとし、計８個のパルスをカウントするとカウント出力
Ｑｌ〜Ｑ４がすべてｒＨＪとなシ、ＮＡＮＤゲート３３
の出力を「Ｈ」からｒＬＪへ転じ、ＮＡＮＤゲート３２
の出力を「Ｈ」へ固定してこれをオフ状態とし、クロッ
クパルスＣＬＫの通過を阻止すると共に、ＮＡＮＤゲー
ト３３の出力ｒＬＪをＯＲゲート３４を介してＣＵＴ２
５のクロック入力ＣＫへ与え、これに「１」のカウント
を行なわせる。
たソし、入力３５へＤＥＦ４からのパルス（ｄ）が与え
られておシ、これがＯＲゲート２３を介してＣＵＴ２４
のリセット人力Ｒへ「Ｈ」として印加されるため、先行
高調波ＰＨの期間ではパルス（ｄ）の間隔が小さく、Ｃ
ＵＴ２４がクロックパルスＣＬＫを８個カウントする以
前にパルス（ｄ）が与えられ、これによってＣＵＴ２４
がリセットされフルカウントにまで至らず、ＣＵＴ２５
もカウントアツプを行なわない。
られておシ、これがＯＲゲート２３を介してＣＵＴ２４
のリセット人力Ｒへ「Ｈ」として印加されるため、先行
高調波ＰＨの期間ではパルス（ｄ）の間隔が小さく、Ｃ
ＵＴ２４がクロックパルスＣＬＫを８個カウントする以
前にパルス（ｄ）が与えられ、これによってＣＵＴ２４
がリセットされフルカウントにまで至らず、ＣＵＴ２５
もカウントアツプを行なわない。
これに対し、ＰＨＭＳが与えられ＼ば、パルス（ｄ）の
間隔がＰＨＭＳの周期となυ、ＣＵＴ２４がフルカウン
トへ達し、ＣＵＴ２５もカウントアツプを行ない、つぎ
のパルス（ｄ）に応じてＣＵＴ２４がリセットされて再
度カウントを開始し、フルカウントへ達してＣＵＴ２５
を再度カウントアツプさせ、これを反復するものとなシ
、第２図のとおシＣＵＴ ２５が３度のカウントＣ１〜
Ｃ３によシ２進のカウント出力Ｑ！ 、Ｑ２をすべて「
Ｉ（」とすれば、 ＡＮＤゲート３６の出力がｒＨＪへ
転じ、これを検出々力（、）として出力３７へ送出する
と共に、ＯＲゲート３４を介して自己のクロック入力Ｃ
Ｋへ与え、以後、ＣＤ７の検出々力（ｈ）が「Ｌ」とな
るまでこの状態を保持する。
間隔がＰＨＭＳの周期となυ、ＣＵＴ２４がフルカウン
トへ達し、ＣＵＴ２５もカウントアツプを行ない、つぎ
のパルス（ｄ）に応じてＣＵＴ２４がリセットされて再
度カウントを開始し、フルカウントへ達してＣＵＴ２５
を再度カウントアツプさせ、これを反復するものとなシ
、第２図のとおシＣＵＴ ２５が３度のカウントＣ１〜
Ｃ３によシ２進のカウント出力Ｑ！ 、Ｑ２をすべて「
Ｉ（」とすれば、 ＡＮＤゲート３６の出力がｒＨＪへ
転じ、これを検出々力（、）として出力３７へ送出する
と共に、ＯＲゲート３４を介して自己のクロック入力Ｃ
Ｋへ与え、以後、ＣＤ７の検出々力（ｈ）が「Ｌ」とな
るまでこの状態を保持する。
したがって、クロックパルスＣＬＫのカウントによシパ
ルス（ｄ）の間隔が計測され、この結果がＰＨＭＳ
の周期へ達すると検出々力（ｅ）が送出される０たソし
、ＣＵＴ２４．２５のフルカント数は、クロックパルス
ＣＬＫと先行高調波ＰＨおよびＰＨＭＳの周波数また
は周期に応じて定めればよく、１段のＣＵＴを用いて同
様の動作を行なわせることも任意でアシ、第１図におい
ては、特願昭５８−２４７１９４号の構成のみならず、
各種のディジタル式タイミング信号再生回路を用い、こ
れらをＰＤＭ５の検出々力により制御してもよい等、種
々の変形が自在である。
ルス（ｄ）の間隔が計測され、この結果がＰＨＭＳ
の周期へ達すると検出々力（ｅ）が送出される０たソし
、ＣＵＴ２４．２５のフルカント数は、クロックパルス
ＣＬＫと先行高調波ＰＨおよびＰＨＭＳの周波数また
は周期に応じて定めればよく、１段のＣＵＴを用いて同
様の動作を行なわせることも任意でアシ、第１図におい
ては、特願昭５８−２４７１９４号の構成のみならず、
各種のディジタル式タイミング信号再生回路を用い、こ
れらをＰＤＭ５の検出々力により制御してもよい等、種
々の変形が自在である。
以上の説明により明らかなとおり本発明によれば、ＥＱ
によって生ずる先行高調波によるタイミング信号の誤同
期が排除され、タイミング信号が速やかに正規の同期状
態となｐ、ＰＨＭＳの復調に誤シを生ずることが阻止さ
れ、ＥＱが入力側へ挿入されるディジタル式のタイミン
グ信号再生において顕著な効果が得られる。
によって生ずる先行高調波によるタイミング信号の誤同
期が排除され、タイミング信号が速やかに正規の同期状
態となｐ、ＰＨＭＳの復調に誤シを生ずることが阻止さ
れ、ＥＱが入力側へ挿入されるディジタル式のタイミン
グ信号再生において顕著な効果が得られる。
図は本発明の実施例を示し、第１図はブロック図、第２
図は第１図における各部の波形を示すタイミングチャー
ト、第３図はＰＤＭのブロック図である。 ２・・・・ＥＱ（等化器）、３・・・・ＷＦ（波形整形
回路）、４拳φ・・ＤＥＦ（微分回路）、５・・・・Ｐ
ＤＭ（パルス間隔計測回路）、６．１５．３Ｂ−＠ ・
・ ＡＮＤ ゲート、 ７ ・ ・ ・ ・ＣＤ（
搬送波検出回路）、１２，１６・・・・ＤＰＧ （２相
パルス発生回路）、１３，１７・・・・ＰＬＬ （位相
同期回路）、１４・・・・ＰＳＤ （位相変化点検出回
路）、２２・・・・インバータ、２３，３４、−、、Ｏ
Ｒ４’−）、２４．２５−−−−ＣＵＴ（カウンタ）、
３２，３３・・・・ＮＡＮＤゲート、ＳＰＭ拳・・＠Ｐ
ＨＭＳ（位相変調信号）、 ＳＬ・・・・タイミング信
号、ＣＬＫ・・・・クロックパルス、（ｄ）−・・・パ
ルス。 特許出願人 日立電子株式会社 株式会社日立製作所
図は第１図における各部の波形を示すタイミングチャー
ト、第３図はＰＤＭのブロック図である。 ２・・・・ＥＱ（等化器）、３・・・・ＷＦ（波形整形
回路）、４拳φ・・ＤＥＦ（微分回路）、５・・・・Ｐ
ＤＭ（パルス間隔計測回路）、６．１５．３Ｂ−＠ ・
・ ＡＮＤ ゲート、 ７ ・ ・ ・ ・ＣＤ（
搬送波検出回路）、１２，１６・・・・ＤＰＧ （２相
パルス発生回路）、１３，１７・・・・ＰＬＬ （位相
同期回路）、１４・・・・ＰＳＤ （位相変化点検出回
路）、２２・・・・インバータ、２３，３４、−、、Ｏ
Ｒ４’−）、２４．２５−−−−ＣＵＴ（カウンタ）、
３２，３３・・・・ＮＡＮＤゲート、ＳＰＭ拳・・＠Ｐ
ＨＭＳ（位相変調信号）、 ＳＬ・・・・タイミング信
号、ＣＬＫ・・・・クロックパルス、（ｄ）−・・・パ
ルス。 特許出願人 日立電子株式会社 株式会社日立製作所
Claims (1)
- 位相変調信号から変調速度に同期したタイミング信号を
再生する方式において、前記位相変調信号を波形整形し
てからパルスへ変換し、該パルスの間隔を計測し、該計
測結果が前記位相変調信号の周期へ達してから前記タイ
ミング信号の再生を行なうことを特徴とするタイミング
信号再生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60240487A JPS62101152A (ja) | 1985-10-29 | 1985-10-29 | タイミング信号再生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60240487A JPS62101152A (ja) | 1985-10-29 | 1985-10-29 | タイミング信号再生方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62101152A true JPS62101152A (ja) | 1987-05-11 |
Family
ID=17060242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60240487A Pending JPS62101152A (ja) | 1985-10-29 | 1985-10-29 | タイミング信号再生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62101152A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5362908A (en) * | 1976-11-17 | 1978-06-05 | Matsushita Electric Ind Co Ltd | Bit clock reproducer |
| JPS60141043A (ja) * | 1983-12-28 | 1985-07-26 | Hitachi Ltd | タイミング信号再生方式 |
-
1985
- 1985-10-29 JP JP60240487A patent/JPS62101152A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5362908A (en) * | 1976-11-17 | 1978-06-05 | Matsushita Electric Ind Co Ltd | Bit clock reproducer |
| JPS60141043A (ja) * | 1983-12-28 | 1985-07-26 | Hitachi Ltd | タイミング信号再生方式 |
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