JPS6210534U - - Google Patents
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- Publication number
- JPS6210534U JPS6210534U JP10278185U JP10278185U JPS6210534U JP S6210534 U JPS6210534 U JP S6210534U JP 10278185 U JP10278185 U JP 10278185U JP 10278185 U JP10278185 U JP 10278185U JP S6210534 U JPS6210534 U JP S6210534U
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transfer gate
- output
- input signals
- select
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Logic Circuits (AREA)
Description
第１図は本考案による一実施例を示す回路図、
第２図は従来のＮＭＯＳを用いた高速型イクスク
ルーシブノア回路図である。 ＤＡ２，ＤＢ２：入力信号、Ｃ２：出力信号、
Ｐ３，Ｐ４：トランスフアゲート、Ｐ５，Ｐ６，
Ｄ２：ＮＯＲ回路、Ｐ７：負荷トランジスタ。
第２図は従来のＮＭＯＳを用いた高速型イクスク
ルーシブノア回路図である。 ＤＡ２，ＤＢ２：入力信号、Ｃ２：出力信号、
Ｐ３，Ｐ４：トランスフアゲート、Ｐ５，Ｐ６，
Ｄ２：ＮＯＲ回路、Ｐ７：負荷トランジスタ。
Claims (1)
- 【実用新案登録請求の範囲】 複数の各入力信号についてその通過を制御する
トランスフアゲートと、 上記複数の入力信号が与えられたノア回路と、 該ノア回路の出力に基いて上記トランスフアゲ
ートの出力を選択するエンハンスメント型ＦＥＴ
とを備えてなることを特徴とするイクスクルーシ
ブノア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10278185U JPS6210534U (ja) | 1985-07-04 | 1985-07-04 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10278185U JPS6210534U (ja) | 1985-07-04 | 1985-07-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6210534U true JPS6210534U (ja) | 1987-01-22 |
Family
ID=30974735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10278185U Pending JPS6210534U (ja) | 1985-07-04 | 1985-07-04 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6210534U (ja) |
-
1985
- 1985-07-04 JP JP10278185U patent/JPS6210534U/ja active Pending