JPH0346238U - - Google Patents
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- Publication number
- JPH0346238U JPH0346238U JP10786389U JP10786389U JPH0346238U JP H0346238 U JPH0346238 U JP H0346238U JP 10786389 U JP10786389 U JP 10786389U JP 10786389 U JP10786389 U JP 10786389U JP H0346238 U JPH0346238 U JP H0346238U
- Authority
- JP
- Japan
- Prior art keywords
- inverter circuit
- circuit
- inverter
- channel transistor
- channel
- Prior art date
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- Pending
Links
- 230000001934 delay Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 12
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
第１図はこの考案の一実施例を示す回路図、第
２図は第１図の入出力電圧を示す波形図、第２図
はこの考案の第２の実施例を示すものであり、第
１図に示す回路をトライステートバツフアに適用
した場合を示す回路図、第４図はこの考案の第３
の実施例を説明するために示す回路図、第５図は
第４図の入出力電圧を示す波形図、第６図はこの
考案の第４の実施例を示すものであり、第４図に
示す回路をトライステートバツフアに適用した場
合を示す回路図、第７図は従来の出力回路を示す
回路図、第８図は第７図の入出力電圧を示す波形
図、第９図は従来の出力回路の他の例を示す回路
図、第１０図は第９図の入出力電圧を示す波形図
である。 ＩＶ２１，ＩＶ３１……第１のインバータ回路
、ＩＶ２２，ＩＶ３２……第２のインバータ回路
、ＩＶ２３，ＩＶ３３，ＩＶ３４……第３のイン
バータ回路、ＩＶ２４，ＩＶ３５……第４のイン
バータ回路、ＩＶ２５，ＩＶ３６……第５のイン
バータ回路、ＩＶ２６，ＩＶ３７，ＩＶ３８……
第６のインバータ回路。
２図は第１図の入出力電圧を示す波形図、第２図
はこの考案の第２の実施例を示すものであり、第
１図に示す回路をトライステートバツフアに適用
した場合を示す回路図、第４図はこの考案の第３
の実施例を説明するために示す回路図、第５図は
第４図の入出力電圧を示す波形図、第６図はこの
考案の第４の実施例を示すものであり、第４図に
示す回路をトライステートバツフアに適用した場
合を示す回路図、第７図は従来の出力回路を示す
回路図、第８図は第７図の入出力電圧を示す波形
図、第９図は従来の出力回路の他の例を示す回路
図、第１０図は第９図の入出力電圧を示す波形図
である。 ＩＶ２１，ＩＶ３１……第１のインバータ回路
、ＩＶ２２，ＩＶ３２……第２のインバータ回路
、ＩＶ２３，ＩＶ３３，ＩＶ３４……第３のイン
バータ回路、ＩＶ２４，ＩＶ３５……第４のイン
バータ回路、ＩＶ２５，ＩＶ３６……第５のイン
バータ回路、ＩＶ２６，ＩＶ３７，ＩＶ３８……
第６のインバータ回路。
Claims (1)
- 【実用新案登録請求の範囲】 (1) Ｎチヤネル、Ｐチヤネルトランジスタによ
つて構成されたＣＭＯＳ構造の第１のインバータ
回路と、 Ｎチヤネル、Ｐチヤネルトランジスタによつて
構成され、出力が前記第１のインバータ回路と共
通接続されたＣＭＯＳ構造の第２のインバータ回
路と、 前記第１のインバータ回路に信号を供給する第
３のインバータ回路と、 前記第３のインバータ回路の出力信号を遅延す
る遅延回路と、 この遅延回路の出力信号および前記第３のイバ
ータ回路の入力信号とによつて前記第２のインバ
ータ回路のＮチヤネル、Ｐチヤネルトランジスタ
をそれぞれ制御する制御回路と、 を具備したことを特徴とする出力回路。 (2) 前記制御回路はそれぞれＮチヤネル、Ｐチ
ヤネルトランジスタからなる第４、第５のインバ
ータ回路によつて構成され、第４のインバータ回
路のＰチヤネルトランジスタおよび第５のインバ
ータ回路のＮチヤネルトランジスタのゲートは前
記第３のインバータ回路の入力端に接続され、第
４のインバータ回路のＮチヤネルトランジスタお
よび第５のインバータ回路のＰチヤネルトランジ
スタは前記遅延回路を介して前記第３のインバー
タ回路の出力端に接続されていることを特徴とす
る請求項１記載の出力回路。 (3) 前記第４のインバータ回路にはゲートが前
記第３のインバータ回路の入力端に接続されたＮ
チヤネルトランジスタがさらに直列接続され、前
記第５のインバータ回路にはゲートが前記第３の
インバータ回路の入力端に接続されたＰチヤネル
トランジスタがさらに直列接続されていることを
特長とする請求項２記載の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10786389U JPH0346238U (ja) | 1989-09-14 | 1989-09-14 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10786389U JPH0346238U (ja) | 1989-09-14 | 1989-09-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0346238U true JPH0346238U (ja) | 1991-04-30 |
Family
ID=31656531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10786389U Pending JPH0346238U (ja) | 1989-09-14 | 1989-09-14 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0346238U (ja) |
-
1989
- 1989-09-14 JP JP10786389U patent/JPH0346238U/ja active Pending
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