JPS62106540A - シフト回路 - Google Patents
シフト回路Info
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- JPS62106540A JPS62106540A JP24589885A JP24589885A JPS62106540A JP S62106540 A JPS62106540 A JP S62106540A JP 24589885 A JP24589885 A JP 24589885A JP 24589885 A JP24589885 A JP 24589885A JP S62106540 A JPS62106540 A JP S62106540A
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- Japan
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- shift
- circuit
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- level
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
シフト回路のデータ幅Ｒの２倍長のデータをｎビットシ
フトする場合、同時に（Ｒ−ｎ）ビットのシフトも必要
となる。このときＲ−ｎを計算せずに、論理回路により
ｎで直接Ｒ−ｎビットのシフトを市ＩＮ卸する。
フトする場合、同時に（Ｒ−ｎ）ビットのシフトも必要
となる。このときＲ−ｎを計算せずに、論理回路により
ｎで直接Ｒ−ｎビットのシフトを市ＩＮ卸する。
本発明は、計算機におけるシフト回路に関するものであ
り、特にシフト回路のデータ幅の整数倍長のデータをシ
フトするだめのソフト回路に関する。
り、特にシフト回路のデータ幅の整数倍長のデータをシ
フトするだめのソフト回路に関する。
（従来の技術〕
計算機では、浮動小数点データの仮数部の整合や正規化
などの場合のように、データのシフト動作が頻繁に行わ
れる。このため通常、計算機には左右両方向に対して任
意ｎビットソフトできるソフト回路が設けられている。
などの場合のように、データのシフト動作が頻繁に行わ
れる。このため通常、計算機には左右両方向に対して任
意ｎビットソフトできるソフト回路が設けられている。
たとえば、４ノ＼イト長データを基本処理単位とする計
算機では１倍長績度演算のために２倍の８ハイド幅のシ
フト回路をそなえているのが９通である。このような計
算機でさらに４倍長端度の１６ハイト幅のデータを処理
する場合には、データを上位と下位の各８バイトに分け
て別々にシフトする必要がある。このシフト制御は、第
６図に示す手順で実行される。
算機では１倍長績度演算のために２倍の８ハイド幅のシ
フト回路をそなえているのが９通である。このような計
算機でさらに４倍長端度の１６ハイト幅のデータを処理
する場合には、データを上位と下位の各８バイトに分け
て別々にシフトする必要がある。このシフト制御は、第
６図に示す手順で実行される。
なお図示の例は、左ｎビット （ｎ＜６４）シフトの例
である。
である。
図において、■は、シフト対象の１６ハイト長データで
あり、Ａ、Ｂはそれぞれ上位８ハイド。
あり、Ａ、Ｂはそれぞれ上位８ハイド。
下位８ハイドのデータを示す。
■は、各８ハイドのデータＡ、Ｂを、８ハイド幅のシフ
ト回路で左ｎビットシフトした状態を示す。Ａ’ 、
Ｂ’ はそのシフト結果を示す。またＳＡはへのシ
フトによりＡ′の下位桁に生じたｎビットの空白領域を
示す。この空白領域ＳΔは、下位８ハイドのデータＢか
ら左へシフトアウトされるｎビットのデータを埋め込む
領域である。なお。
ト回路で左ｎビットシフトした状態を示す。Ａ’ 、
Ｂ’ はそのシフト結果を示す。またＳＡはへのシ
フトによりＡ′の下位桁に生じたｎビットの空白領域を
示す。この空白領域ＳΔは、下位８ハイドのデータＢか
ら左へシフトアウトされるｎビットのデータを埋め込む
領域である。なお。
Ａの最上位桁からシフトアウトされるｎビ、７トは切り
（舎てられる。
（舎てられる。
■は、上記空白領域ＳＡへ埋め；、３むデータＢの上位
ｎビットを作成するため、シフト回路により右（６４−
ｎ）ビットシフトした状態を示す。シフト結果はＢ″で
表される。
ｎビットを作成するため、シフト回路により右（６４−
ｎ）ビットシフトした状態を示す。シフト結果はＢ″で
表される。
■は、■の八′ と■のＢ ″とを加算合成して。
上位８ハイドのデータＡ″を完成させた状態を示す。
■は、データＡ、Ｂのｎビット左シフトの最終的な結果
の１６バイトデータ八″、Ｂ′ を示す。
の１６バイトデータ八″、Ｂ′ を示す。
なお以上の例は、左ｎビットシフトの場合についてのも
のであるが１右ｎビツトシフトの場合も。
のであるが１右ｎビツトシフトの場合も。
左右が反転するだけで同様な手順が適用される。
従来の計算機では、シフト回路のデータ幅（ｎビットと
する）の整数倍のデータ長のデータをｎビットシフトす
る場合、第６図で説明したように。
する）の整数倍のデータ長のデータをｎビットシフトす
る場合、第６図で説明したように。
指定された方向へのｎビットシフトと、その逆方向への
（Ｒ−ｎ ）ビットシフトとが行われる。そしてその際
、与えられたシフト量ｎから逆方向シフｌ−＠ Ｒ−ｎ
を求めるための計算処理が必要とされる。
（Ｒ−ｎ ）ビットシフトとが行われる。そしてその際
、与えられたシフト量ｎから逆方向シフｌ−＠ Ｒ−ｎ
を求めるための計算処理が必要とされる。
従来は、Ｒ−ｎを加算器で計算しておき、シフト制御の
各段階でｎとＲ−ｎとを使い分けていた。
各段階でｎとＲ−ｎとを使い分けていた。
このため、Ｒ−ｎを求めるための回路や、またｎとＲ−
ｎとを保持しておくためにレジスタの増加が必要となる
などの問題があった。
ｎとを保持しておくためにレジスタの増加が必要となる
などの問題があった。
本発明は、シフト対象データのデータ長が、シフト回路
のデータ幅Ｒの整数倍ある場合にも、シフト砒ｎのみで
、シフトを制御できるシフト回路を提供するものである
。
のデータ幅Ｒの整数倍ある場合にも、シフト砒ｎのみで
、シフトを制御できるシフト回路を提供するものである
。
本発明は、基本的には、ある方向へのｎビットシフトと
逆方向へのＲ−ｎビットシフトとは、いずれも一方向へ
のｎビットの回転シフトを利用して実現できることに基
づいている。本発明では。
逆方向へのＲ−ｎビットシフトとは、いずれも一方向へ
のｎビットの回転シフトを利用して実現できることに基
づいている。本発明では。
データをブロックに分割するとともに、シフトを複数の
レベルに階層化し、ブロック単位の回転シフトと、ブロ
ック単位切り捨て処理と、ブロック内シフトとに分けて
別々のレベルで実行するようにし、また右シフト／左シ
フトのシフト方向やｎピントシフト／ Ｒ−ｎビットシ
フトのシフトモードなどのシフト条件を論理回路で処理
して、各レベルのシフト制御信号を発生し、高速でシフ
トを制御できるようにしている。
レベルに階層化し、ブロック単位の回転シフトと、ブロ
ック単位切り捨て処理と、ブロック内シフトとに分けて
別々のレベルで実行するようにし、また右シフト／左シ
フトのシフト方向やｎピントシフト／ Ｒ−ｎビットシ
フトのシフトモードなどのシフト条件を論理回路で処理
して、各レベルのシフト制御信号を発生し、高速でシフ
トを制御できるようにしている。
第１図に本発明によるシフト回路の原理的構成を示す。
図において、１１はシフト論理回路、１１１ないし１１
３ばそれぞれシフト回路１１を構成するレベル１回路、
レベル２回路、レヘル３回路、Ｘ２は制御論理回路、１
３はデータレジスタ、１４はシフト量レジスタ、１５は
ワークレジスタを表す。
３ばそれぞれシフト回路１１を構成するレベル１回路、
レベル２回路、レヘル３回路、Ｘ２は制御論理回路、１
３はデータレジスタ、１４はシフト量レジスタ、１５は
ワークレジスタを表す。
なお、説明の便宜上、シフト回路のデータ幅は８バイト
（６４ビツト）とし、シフト対象のデータは１６ハイ
トとする。しかし、他の任意のデータ幅とすることがで
きることは勿論である。データの上位８ハイドをＡ、下
位８ハイドをＢで表ず。
（６４ビツト）とし、シフト対象のデータは１６ハイ
トとする。しかし、他の任意のデータ幅とすることがで
きることは勿論である。データの上位８ハイドをＡ、下
位８ハイドをＢで表ず。
シフト論理回路１１のレベル１回路１１１は。
シフト回路のデータ幅８バイトを２バイト（４デジツト
または１６ビノト）単位の４ブロツクに分割して、ブロ
ック単位に４ｉ１りの回転シフトを与える。
または１６ビノト）単位の４ブロツクに分割して、ブロ
ック単位に４ｉ１りの回転シフトを与える。
レベル１回路１１１はさらに、上記回転シフトされた結
果に対して９頭部あるいは尾部のデータ部分を、１６ビ
ノトのブロック単位で切り捨てる。
果に対して９頭部あるいは尾部のデータ部分を、１６ビ
ノトのブロック単位で切り捨てる。
これは、レベル１回路１１１の回転シフトによる結果を
、右シフトあるいは左シフトの状態と等しくなるよう補
正するためである。右シフトの場合は頭部、左シフトの
場合は尾部のデータ部分がシフト量に応じて切り捨て処
理される。
、右シフトあるいは左シフトの状態と等しくなるよう補
正するためである。右シフトの場合は頭部、左シフトの
場合は尾部のデータ部分がシフト量に応じて切り捨て処
理される。
レベル２回路１１２は、レベル１回路の処理結果につい
て、さらに小さいブロックのデジット単位によるシフト
、すなわち４ビット単位のシフトを実行する。
て、さらに小さいブロックのデジット単位によるシフト
、すなわち４ビット単位のシフトを実行する。
レベル３回路１１３は、レベル２回路１１２の処理結果
について、さらにデジット内シフト、すなわち４ビツト
以下のシフトを実行する。
について、さらにデジット内シフト、すなわち４ビツト
以下のシフトを実行する。
制御論理回路１２は、シフト論理回路１１の各レヘル回
路に対して、与えられたシフト条件に基づ（シフト制御
信号を供給する。
路に対して、与えられたシフト条件に基づ（シフト制御
信号を供給する。
シフト条件は、シフト量ｎビットのシフトが。
右シフトであるか左シフトであるがと、ｎビットの正規
シフトかあるいはその逆方向６４−ｎビットの反転シフ
トかのモードとの組み合わせによって定まる。
シフトかあるいはその逆方向６４−ｎビットの反転シフ
トかのモードとの組み合わせによって定まる。
データレジスタエ３には、ワークレジスタ１５から上位
、下位各８ハイドのデータＡ、Ｂが順次取り出されて設
定され、さらにシフト論理回路１１へ転送される。第６
図で説明した中間のソフト結果Ａ’ 、Ｂ’ はワーク
レジスタ１５に一旦格納され、最終結果Ａ″、Ｂ″を求
めるために使用される。
、下位各８ハイドのデータＡ、Ｂが順次取り出されて設
定され、さらにシフト論理回路１１へ転送される。第６
図で説明した中間のソフト結果Ａ’ 、Ｂ’ はワーク
レジスタ１５に一旦格納され、最終結果Ａ″、Ｂ″を求
めるために使用される。
シフト量レジスタ１４には、シフトｉｎが設定される。
この例では、シフト量０〜６は６ビツトで表される。
第１図に示すように１本発明によれば、ｎビットの正規
シフトと（６４−ｎ）ビットの反転シフトとは、シフト
条件の１つとして指定するだけで論理処理により、対応
するシフト制御信号を発生させることができ、シフト１
（６４−ｎ）を求めるための算術演算は不要である。
シフトと（６４−ｎ）ビットの反転シフトとは、シフト
条件の１つとして指定するだけで論理処理により、対応
するシフト制御信号を発生させることができ、シフト１
（６４−ｎ）を求めるための算術演算は不要である。
また、シフト回路が複数レベルの多層構造化されていて
、シフトが、ブロック単位回転シフトとブロック単位切
り捨て処理と、ブロック内シフトとに分けて実行される
ため、高速動作が可能となるとともに、ハードウェア構
成がＮ単化される。
、シフトが、ブロック単位回転シフトとブロック単位切
り捨て処理と、ブロック内シフトとに分けて実行される
ため、高速動作が可能となるとともに、ハードウェア構
成がＮ単化される。
第２図に本発明によるシフト回路の１実施例構成を示す
。
。
図において、２１はシフト論理回路、２１１はレベル１
回１，２１２はレベル２回路、２１３はレベル３回路、
２２は制御論理回路、２２１はソフト量変換回路、２２
２はレベル１制御回路、２２３はレベル２制御回路、２
２４はレベル３制御回路、２３はデータレジスタ、２４
はシフト量レジスタを示す。
回１，２１２はレベル２回路、２１３はレベル３回路、
２２は制御論理回路、２２１はソフト量変換回路、２２
２はレベル１制御回路、２２３はレベル２制御回路、２
２４はレベル３制御回路、２３はデータレジスタ、２４
はシフト量レジスタを示す。
この実施例回路も、第１図の回路の場合と同様に１便宜
上８ハイド（６４ビツト）幅とし１人力データは２倍の
１６ハイト長データであり、２分割してシフトされる。
上８ハイド（６４ビツト）幅とし１人力データは２倍の
１６ハイト長データであり、２分割してシフトされる。
シフト回路に入力される各８ハイドのデータは、デジッ
ト （４ビツト）単位にＤｏないしＤＦで表される。
ト （４ビツト）単位にＤｏないしＤＦで表される。
また、ＳＡは６ビノトのシフト遣データであり。
それぞれのビットは５Ａ３２，５Ａ１６．ＳＡ８゜ＳＡ
４．ＳＡ２．ＳＡＩで表される。
４．ＳＡ２．ＳＡＩで表される。
シフト条件として与えられる制御信号ＲＩＧＨＴは、右
シフトか左シフトかを示す信号（左シフトのときＲＩＧ
ＨＴ＝“０”）である。また制御信号ＭＯＤＩＦＹは、
ｎビットシフトの正規シフトか逆方向（６４−ｎ）ビッ
トの反転シフトかのシフトモードを示す信号（正規シフ
トのときＭＯＤＩＦＹ−“０″）である。
シフトか左シフトかを示す信号（左シフトのときＲＩＧ
ＨＴ＝“０”）である。また制御信号ＭＯＤＩＦＹは、
ｎビットシフトの正規シフトか逆方向（６４−ｎ）ビッ
トの反転シフトかのシフトモードを示す信号（正規シフ
トのときＭＯＤＩＦＹ−“０″）である。
シフト論理回路２１において、レベル１回路２１１は４
デジツト（１６ビント）単位の４プロノり間で回転シフ
トを行うセレクタと、セレクタ出力をＪＡ択的に禁止す
るゲートとで構成されている。
デジツト（１６ビント）単位の４プロノり間で回転シフ
トを行うセレクタと、セレクタ出力をＪＡ択的に禁止す
るゲートとで構成されている。
レベル２回路２１２は、レベル１回路から出力されたプ
ロ、り単位のシフト結果について、さらにデジット（４
ビツト）単位のシフトを行うセレクタで構成されている
。
ロ、り単位のシフト結果について、さらにデジット（４
ビツト）単位のシフトを行うセレクタで構成されている
。
レベル３回路２１３は、レベル２回路から出力されたデ
ジット単位のシフト結果について、さらにデジット内ビ
ットのシフトを行うセレクタで構成されている。
ジット単位のシフト結果について、さらにデジット内ビ
ットのシフトを行うセレクタで構成されている。
制御論理回路２２において、シフトｉ変換回路２２１は
、入力されたシフト量ＳＡを１次式％式％ に基づいて補正シフト１１ Ｍ Ｓ Ａに変換する。こ
の式は、一方向シフトをレベル１回路でレベル２回路の
回転シフトに置き換えるときのシフト量が。
、入力されたシフト量ＳＡを１次式％式％ に基づいて補正シフト１１ Ｍ Ｓ Ａに変換する。こ
の式は、一方向シフトをレベル１回路でレベル２回路の
回転シフトに置き換えるときのシフト量が。
ソフト方向（ＲＩＧＨＴ）とシフトモード（ＭＳ４）と
に依存して定まることを示している。
に依存して定まることを示している。
すなわち、ＭＳＡは、ＳＡをＲＩ ＧＨＴとＭＳ４とで
順次排他的論理和をとることにより得られ。
順次排他的論理和をとることにより得られ。
ＲＩＧＨＴとＭＳ４の値が異なっている場合に。
ＳＡは１”の補数をとられる。
次のような結果が生しる。
■ 左シフトおよび正規シフト（ＲＩＧＨＴ −ＭＳ
４）の場合； ＳＡで示されるシフト量だけ左シフトされる。
４）の場合； ＳＡで示されるシフト量だけ左シフトされる。
■ 右シフトおよび正規シフト（ＲＩＧＨＴ −ＭＳ
４）の場合； ＳＡで示されるシフト量より４ビット多く右シフトされ
る。
４）の場合； ＳＡで示されるシフト量より４ビット多く右シフトされ
る。
■ 左シフトおよび反転シフト（訂ＧＨＴ ・ １６
４）の場合； （６４−３Ａ）で示されるシフト量より４ビツト少なく
左シフトされる。
４）の場合； （６４−３Ａ）で示されるシフト量より４ビツト少なく
左シフトされる。
■ 右シフトおよび反転シフト（ＲＩＧＩ＋Ｔ −Ｍ
Ｓ４）の場合； （，６４−３Ａ）で示されるシフト量だけ右シフトされ
る。
Ｓ４）の場合； （，６４−３Ａ）で示されるシフト量だけ右シフトされ
る。
補正シフト量ＭＳＡは、シフトｆｉｓＡと同様に６ビツ
トのデータであり、各ビットはＭＳＡ３２ないしＭＳＡ
Ｏで表される。
トのデータであり、各ビットはＭＳＡ３２ないしＭＳＡ
Ｏで表される。
次にレベル１制御回路２２２は、ＭＳＡの丘位２ビット
のＭＳＡ３２およびＭＳＡＩ６をレベル１回路２１１の
セレクタ群に供給し、対応する量の回転シフトを実行さ
せる。
のＭＳＡ３２およびＭＳＡＩ６をレベル１回路２１１の
セレクタ群に供給し、対応する量の回転シフトを実行さ
せる。
第３図ｔａ＋に１回転ソフトされた結果を示す。
またレベル１制御回路２２２は、レベル１回路２１１の
ゲート群に対して、切り捨て処理のための禁止信号を供
給する。
ゲート群に対して、切り捨て処理のための禁止信号を供
給する。
第３図（ｂｌに、左シフトと右シフトについての切り捨
て処理結果を示す。この場合各４デジットごとの禁止信
号は次式に基づいて発生される。なお。
て処理結果を示す。この場合各４デジットごとの禁止信
号は次式に基づいて発生される。なお。
式中のＤＩＳＡＢＬＥは禁止信号を示している。
■ ＤＯ〜Ｄ３；
ＤＩＳＡＢＬＥ ＝ ＲＩＧＨＴ
■ Ｄ４〜Ｄ７；
ＤＩＳＡＢＬＥ ＝ ＲＩＧＩＩＴｖＭＳＡ３２
− ？ｌ５Ａ１６■ Ｉ） ８〜ＤＢ； 旧５ＡＢＬＥ ＝ ＲＩＧｌｌＴｖＭＳＡ３２■
ＤＣ−ＤＦ； ＤＩＳＡＢＬＥ ＝ ＩＩＩＧＨＴ’９’（門５Ａ
３２ ＋ ＭＳ八へ６）次にレベル２制御回路２２３は
、ＭＳＡの中間の２ビットＭＳＡ８およびＭＳＡ４をレ
ベル２回路２１２のセレクタ群に供給し、対応するデジ
ット単位のシフトを実行させる。
− ？ｌ５Ａ１６■ Ｉ） ８〜ＤＢ； 旧５ＡＢＬＥ ＝ ＲＩＧｌｌＴｖＭＳＡ３２■
ＤＣ−ＤＦ； ＤＩＳＡＢＬＥ ＝ ＩＩＩＧＨＴ’９’（門５Ａ
３２ ＋ ＭＳ八へ６）次にレベル２制御回路２２３は
、ＭＳＡの中間の２ビットＭＳＡ８およびＭＳＡ４をレ
ベル２回路２１２のセレクタ群に供給し、対応するデジ
ット単位のシフトを実行させる。
第４図にシフトされた結果を示す。
次にレベル３制御回路２２４は、ＭＳへの下位２ビツト
Ｍ Ｓ Ａ ２およびＭＳＡＩにより、シフト方向とシ
フトモードごとに、ビットシフト制御信号ＬＯないしＬ
４を生成し、レベル３回路２１３に対して供給する。
Ｍ Ｓ Ａ ２およびＭＳＡＩにより、シフト方向とシ
フトモードごとに、ビットシフト制御信号ＬＯないしＬ
４を生成し、レベル３回路２１３に対して供給する。
ＬＯないしＬ４は、それぞれ左方向０ビツトシフトない
し左方向４ビットシフトを意味しており。
し左方向４ビットシフトを意味しており。
第５図に示すように、ＭＳＡ２およびＭＳＡＩと対応づ
けられている。ここでα−ＲＩＧＨＴｖＭ６４としちと
き、第５図において、ＲＩＧＨＴ・ＭＳ４およびＲＩＧ
ＨＴ−ＭＳ４の欄はＫであり。
けられている。ここでα−ＲＩＧＨＴｖＭ６４としちと
き、第５図において、ＲＩＧＨＴ・ＭＳ４およびＲＩＧ
ＨＴ−ＭＳ４の欄はＫであり。
ＲＩＧＨＴ−ＭＳ４およびＲＩＧＨＴ−ＭＳ４の欄はα
である。このときＬＯないしＬ４は１次のように表され
る。
である。このときＬＯないしＬ４は１次のように表され
る。
Ｌ Ｏ＝ ｆｆ −Ｍ：蓬２・」］
ＬＬ＝ｚ−皿・ＭＳＡＩ＋α・罰庫・ｉＬ ２ ＝７
・ 門ＳＡ２ ・ 面＋ α ・ ＭＳ−八で２ ・
門Ｓへ１Ｌ ３＝ｚ ・ ＭＳ八へ ・ ＭＳＡＩ
＋ α ・ 門Ｓへ２ ・煎Ｌ４−α ・ＭＳＡ２・
門ＳＡ１ このようにして、シフト論理回路２１中の各レベル回路
は、目的とする与えられたシフト量およびシフト条件に
合致するように、制御論理回路２２によって制御される
。
・ 門ＳＡ２ ・ 面＋ α ・ ＭＳ−八で２ ・
門Ｓへ１Ｌ ３＝ｚ ・ ＭＳ八へ ・ ＭＳＡＩ
＋ α ・ 門Ｓへ２ ・煎Ｌ４−α ・ＭＳＡ２・
門ＳＡ１ このようにして、シフト論理回路２１中の各レベル回路
は、目的とする与えられたシフト量およびシフト条件に
合致するように、制御論理回路２２によって制御される
。
なお１以上の実施例におけるシフト回路のデータ幅およ
びブロックの大きさは１例にすぎず２本発明は任意の値
のものについて適用することができる。
びブロックの大きさは１例にすぎず２本発明は任意の値
のものについて適用することができる。
また本発明は、シフト結果の頭部９尾部を空白部とする
上述したような論理シフトのみならず。
上述したような論理シフトのみならず。
入力データの先頭ビット（符号ビット）を拡張する算術
演算シフトにも同様に適用することができる。
演算シフトにも同様に適用することができる。
本発明によれば、シフト回路のデータ幅よりも大きいデ
ータのシフトを、高速に実行することができ、しかも少
ないハードウェアで実現できる。
ータのシフトを、高速に実行することができ、しかも少
ないハードウェアで実現できる。
第１図は本発明の原理的構成図、第２図は本発明の１実
施例の構成図、第３図はレベル１回路のシフト処理の説
明図、第４図はレベル２回路のシフト処理の説明図、第
５図はレベル３回路のシフト処理の説明図、第６図はシ
フト回路のデータ幅よりも大きいデータのシフトする従
来方法の説明図である。 第１図中。 １１：シフト論理回路 １２：制御論理回路 １３：データレジスタ １４ニンフト量レジスタ １５：ワークレジスタ
施例の構成図、第３図はレベル１回路のシフト処理の説
明図、第４図はレベル２回路のシフト処理の説明図、第
５図はレベル３回路のシフト処理の説明図、第６図はシ
フト回路のデータ幅よりも大きいデータのシフトする従
来方法の説明図である。 第１図中。 １１：シフト論理回路 １２：制御論理回路 １３：データレジスタ １４ニンフト量レジスタ １５：ワークレジスタ
Claims (1)
- 【特許請求の範囲】 入力されたデータを所定の複数ビットのブロック単位に
分割して、ブロック単位からビット単位まで複数のレベ
ルに階層化してシフトを行う手段を含み、そのうち最初
のレベルはブロック単位に回転シフトする手段とその結
果についてブロック単位に選択的に禁止する手段とをそ
なえているシフト論理回路（１１）と、 与えられたシフト量と、右または左のシフト方向と、正
規または反転のシフトモードとに基づいて、上記シフト
論理回路（１１）の各レベルに対するシフト制御信号を
論理的に発生する制御論理回路（１２）とにより構成さ
れていることを特徴とするシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24589885A JPS62106540A (ja) | 1985-11-01 | 1985-11-01 | シフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24589885A JPS62106540A (ja) | 1985-11-01 | 1985-11-01 | シフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62106540A true JPS62106540A (ja) | 1987-05-18 |
Family
ID=17140458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24589885A Pending JPS62106540A (ja) | 1985-11-01 | 1985-11-01 | シフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62106540A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62256035A (ja) * | 1986-02-24 | 1987-11-07 | システム・デイベロツプメント・コ−ポレ−シヨン | 可変のデ−タバス幅をもつプログラム装置におけるプログラム制御のシフト機構 |
| JPS63314641A (ja) * | 1987-06-17 | 1988-12-22 | Fujitsu Ltd | バレルシフタ回路 |
| JPS63314639A (ja) * | 1987-06-17 | 1988-12-22 | Fujitsu Ltd | バレルシフタ回路 |
| JPS63314640A (ja) * | 1987-06-17 | 1988-12-22 | Fujitsu Ltd | バレルシフタ回路 |
-
1985
- 1985-11-01 JP JP24589885A patent/JPS62106540A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62256035A (ja) * | 1986-02-24 | 1987-11-07 | システム・デイベロツプメント・コ−ポレ−シヨン | 可変のデ−タバス幅をもつプログラム装置におけるプログラム制御のシフト機構 |
| JPS63314641A (ja) * | 1987-06-17 | 1988-12-22 | Fujitsu Ltd | バレルシフタ回路 |
| JPS63314639A (ja) * | 1987-06-17 | 1988-12-22 | Fujitsu Ltd | バレルシフタ回路 |
| JPS63314640A (ja) * | 1987-06-17 | 1988-12-22 | Fujitsu Ltd | バレルシフタ回路 |
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