JPS62109142A - マイクロプロセツサデバツグ装置 - Google Patents
マイクロプロセツサデバツグ装置Info
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- JPS62109142A JPS62109142A JP60250109A JP25010985A JPS62109142A JP S62109142 A JPS62109142 A JP S62109142A JP 60250109 A JP60250109 A JP 60250109A JP 25010985 A JP25010985 A JP 25010985A JP S62109142 A JPS62109142 A JP S62109142A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本考案はマイクロプロセッサデバッグ装置に関し、特に
アドレスエラー検出回路の改良に関する。
アドレスエラー検出回路の改良に関する。
（従来の技術）
従来より、マイクロブロセッナ応用機器におけるターゲ
ット・ボード上のマイクロプロセッサの動作をインサー
キット方式で検査するマイクロプロセッサデバッガ装置
がある。このマイクロプロセッサデバッガ装置は各種の
マイクロプロセッサを対中とし得るが、特にモトローラ
社製の１６ビツト・マイクロプロセッサ６８０００系の
ソフトウェアデバッグを行う場合、開発途上の未完のプ
ログラムによってアドレスエラーが生じたとき、アドレ
スエラーのサービスルーチンを有しないプログラムでは
、暴走するか、又はダブルバスエラーによってプロセッ
サが停止してしまう。
ット・ボード上のマイクロプロセッサの動作をインサー
キット方式で検査するマイクロプロセッサデバッガ装置
がある。このマイクロプロセッサデバッガ装置は各種の
マイクロプロセッサを対中とし得るが、特にモトローラ
社製の１６ビツト・マイクロプロセッサ６８０００系の
ソフトウェアデバッグを行う場合、開発途上の未完のプ
ログラムによってアドレスエラーが生じたとき、アドレ
スエラーのサービスルーチンを有しないプログラムでは
、暴走するか、又はダブルバスエラーによってプロセッ
サが停止してしまう。
従来、マイクロプロセッサデバッガ装置は暴走したプロ
グラムに身してモニタし、トレースを行うだけの１能し
かなく、暴走の要因を捜し出す場合には、次のような手
法によらねばならないという問題があった。
グラムに身してモニタし、トレースを行うだけの１能し
かなく、暴走の要因を捜し出す場合には、次のような手
法によらねばならないという問題があった。
■プログラムをリセットした後再度そのプログラムを走
行させ、暴走の要因となりそうなエラー処理ベクタでト
リガをかけて捜し出す。
行させ、暴走の要因となりそうなエラー処理ベクタでト
リガをかけて捜し出す。
■又は、暴走しているアドレスの発生要因を、さかのぼ
って走行トレースすることにより捜し出す。
って走行トレースすることにより捜し出す。
本考案の目的は、この様な点に鑑み、アドレスエラー検
出回路を設け、暴走の一要因であるアドレスエラーの発
生を容易に検知することができるマイクロプロセッサデ
バッグ装置を実現することにある。
出回路を設け、暴走の一要因であるアドレスエラーの発
生を容易に検知することができるマイクロプロセッサデ
バッグ装置を実現することにある。
（問題点を解決するための手段）
このような目的を達成するために、本考案では、インサ
ーキット方式でターゲット・ボードに搭載されるマイク
ロプロセッサをデバッグするマイクロプロセッサデバッ
グ装置において、命令取込みがワードフェッチであるタ
ーゲット・マイクロプロセッサから出力されるアドレス
バスをモニタし、このアドレスバスからアドレスエラー
発生を検出するアドレスエラー検出回路と、アドレスエ
ラー発生と同時にプロセッサがアドレスエラーベクタを
読込む際に、データバスに既知のプログラム走行ベクタ
を強制的に注入し、アドレスエラーを検出づるためのプ
ログラムを走行さぼる手段とを具備したことを特徴とす
る。
ーキット方式でターゲット・ボードに搭載されるマイク
ロプロセッサをデバッグするマイクロプロセッサデバッ
グ装置において、命令取込みがワードフェッチであるタ
ーゲット・マイクロプロセッサから出力されるアドレス
バスをモニタし、このアドレスバスからアドレスエラー
発生を検出するアドレスエラー検出回路と、アドレスエ
ラー発生と同時にプロセッサがアドレスエラーベクタを
読込む際に、データバスに既知のプログラム走行ベクタ
を強制的に注入し、アドレスエラーを検出づるためのプ
ログラムを走行さぼる手段とを具備したことを特徴とす
る。
（実施例）
以下図面を用いて本考案を詳しく説明する。第１図は本
考案に係るマイク１コプロセツサデバツガ装置の概略的
構成図、第２図は本考案装置の要部構成図である。第１
図において、１はマイクロプロセッサ搭載のターゲット
・ボードで、デバッグ時にはこのマイクロプロセッサ１
１はそのＩＣソケット（図示せず）から取外され、ボッ
ド（ＰＯＤ）と呼ばれるプローブ２に装填される。同時
に、プローブ２に取付けられたコネクタ３が前記１ｃソ
ケツトに接続され、ターゲット・ボード１はプローブ２
に搭載したマイクロプロセッサ１１により駆動される。
考案に係るマイク１コプロセツサデバツガ装置の概略的
構成図、第２図は本考案装置の要部構成図である。第１
図において、１はマイクロプロセッサ搭載のターゲット
・ボードで、デバッグ時にはこのマイクロプロセッサ１
１はそのＩＣソケット（図示せず）から取外され、ボッ
ド（ＰＯＤ）と呼ばれるプローブ２に装填される。同時
に、プローブ２に取付けられたコネクタ３が前記１ｃソ
ケツトに接続され、ターゲット・ボード１はプローブ２
に搭載したマイクロプロセッサ１１により駆動される。
プローブ２は装置本体４と接続されており、８硬のデー
タの授受が行われる。装置本体４にはマイクロプロセッ
サの動作を解析するための機能を有する手段を始め、メ
モリやＣＲＴ表示装置、キーボード等より構成されてい
る。
タの授受が行われる。装置本体４にはマイクロプロセッ
サの動作を解析するための機能を有する手段を始め、メ
モリやＣＲＴ表示装置、キーボード等より構成されてい
る。
第２図はプローブ２の構成を示すもので、２１はマイク
ロプロセッサ１１より出力されるアドレスバスデータを
入力とし、アドレスエラーを検出するアドレスエラー検
出回路である。２２はバスコントロール回路で、アドレ
スストローブ信号ＡＳによりラッチしたアドレスエラー
検出回路２１の出力〈アドレスエラー信号Ａｄｄ、Ｅ）
に応じてメモリ２３やデータバスバッファ２４．２５を
制御する信号を発生するものである。
ロプロセッサ１１より出力されるアドレスバスデータを
入力とし、アドレスエラーを検出するアドレスエラー検
出回路である。２２はバスコントロール回路で、アドレ
スストローブ信号ＡＳによりラッチしたアドレスエラー
検出回路２１の出力〈アドレスエラー信号Ａｄｄ、Ｅ）
に応じてメモリ２３やデータバスバッファ２４．２５を
制御する信号を発生するものである。
アドレスストローブ信号は、アドレスバス２６上に出力
したアドレスが確立していることを示す信号で、マイク
ロプロセッサ１１から出力される信号である。
したアドレスが確立していることを示す信号で、マイク
ロプロセッサ１１から出力される信号である。
２３はデータが格納されたメモリで、パスコン（−ロー
ル回路２２からの制御信号が与えられると記憶している
データが読出されるようになっている。
ル回路２２からの制御信号が与えられると記憶している
データが読出されるようになっている。
このような構成にＪ′３りる動作を次に説明する。
６８０００系のマイクロプロセッサでは、命令を常に１
ワ一ド単位でフェッチするいわゆるワードフェッチでプ
ログラムを実行するが、このとき奇数アドレスからワー
ドフェッチした場合はアドレスエラーが光ｇ：する。マ
イクロプロセッサ１１は、アドレスエラーが発生すると
、現在のステータスやプロセッサカウンタ等の値をスタ
ックに退避し、次に＄０ＯＯＯＯＣ，＄０ＯＯＯＯＥ
（”Ｉ ６進数）番地のアドレスを出力する。そしてそ
のアドレスの内容を読込み、その値を次の飛びさき番地
として解釈しプログラムを実行する。
ワ一ド単位でフェッチするいわゆるワードフェッチでプ
ログラムを実行するが、このとき奇数アドレスからワー
ドフェッチした場合はアドレスエラーが光ｇ：する。マ
イクロプロセッサ１１は、アドレスエラーが発生すると
、現在のステータスやプロセッサカウンタ等の値をスタ
ックに退避し、次に＄０ＯＯＯＯＣ，＄０ＯＯＯＯＥ
（”Ｉ ６進数）番地のアドレスを出力する。そしてそ
のアドレスの内容を読込み、その値を次の飛びさき番地
として解釈しプログラムを実行する。
アドレスエラー検出回路２１は、マイクロプロセッサ１
１よりアドレスバス２６に出力されたＰＡ、〜ＰＡ２４
のアドレスをデコードして＄ｏＯ０００Ｃ，＄０ＯＯＯ
ＯＥ番地が出たときだけアドレスエラーＡｄｄ、Ｅを発
生する（第３図の（ハ））。バスコントロール回路２２
は、アドレスエラーＡｄｄ、Ｅをアドレスストローブ信
号ＡＳの後縁でラッチし、第３図の（ニ）に示す信号Ｌ
Ａｄｄ、Ｅを得る。一方データバスバツフ７２４．２５
の制御信号△ｃｔｐｒｏ （第３図の（ホ））は、バス
コントロール回路２２においてアドレスエラーＡｄｄ、
ＥとＬＡｄｄ、Ｅより次の論理式にしたがって生成され
る。
１よりアドレスバス２６に出力されたＰＡ、〜ＰＡ２４
のアドレスをデコードして＄ｏＯ０００Ｃ，＄０ＯＯＯ
ＯＥ番地が出たときだけアドレスエラーＡｄｄ、Ｅを発
生する（第３図の（ハ））。バスコントロール回路２２
は、アドレスエラーＡｄｄ、Ｅをアドレスストローブ信
号ＡＳの後縁でラッチし、第３図の（ニ）に示す信号Ｌ
Ａｄｄ、Ｅを得る。一方データバスバツフ７２４．２５
の制御信号△ｃｔｐｒｏ （第３図の（ホ））は、バス
コントロール回路２２においてアドレスエラーＡｄｄ、
ＥとＬＡｄｄ、Ｅより次の論理式にしたがって生成され
る。
マイクロプロセッサ１１がターゲット・ボード側のＩ１
０装置をアクセスした後に、この制御信＠ Ａ Ｃｔ
ｐ ｒ Ｏによりバッファ２４．２５の送受方向が切換
えられ、本体側のメモリ空間をアクセスできるようにな
る。また、メモリ２３がアクセスされ、デバッグ用のプ
ログラムが走行可能となる。例えば第３図（イ）に示す
ように＄４００番地以降のプログラムが実行される。
０装置をアクセスした後に、この制御信＠ Ａ Ｃｔ
ｐ ｒ Ｏによりバッファ２４．２５の送受方向が切換
えられ、本体側のメモリ空間をアクセスできるようにな
る。また、メモリ２３がアクセスされ、デバッグ用のプ
ログラムが走行可能となる。例えば第３図（イ）に示す
ように＄４００番地以降のプログラムが実行される。
（考案の効果）
以上説明したように、本考案によれば、次のような効果
がある。
がある。
■デバッグ中にアドレスエラーが発生したとき、アドレ
スエラー検出回路でアドレスエラーを検出し、用意しで
あるプログラムを読み出して実行させることができる。
スエラー検出回路でアドレスエラーを検出し、用意しで
あるプログラムを読み出して実行させることができる。
また、ユーザはアドレスエラーが起こったことを素早く
確認することができる。
確認することができる。
■制御信号Ａｃｔｐｒｏでサンプリングデータを禁止す
ることによって、ＡＣｔｐｒＯ発生以前のバス情報をト
レースすることが可能となる。したがって、表示表置に
表示されたトレース画面上でアドレスエラー発生要因を
捜し出すことが容易となる。
ることによって、ＡＣｔｐｒＯ発生以前のバス情報をト
レースすることが可能となる。したがって、表示表置に
表示されたトレース画面上でアドレスエラー発生要因を
捜し出すことが容易となる。
、■メモリ２３よりデータを出力し、デバッグ用のプロ
グラムを実行させることが可能なため、本体側よりプロ
グラムカウンタ及びステータスの設定ができ、プログラ
ムの再実行が可能である。
グラムを実行させることが可能なため、本体側よりプロ
グラムカウンタ及びステータスの設定ができ、プログラ
ムの再実行が可能である。
第１図は本考案に係るマイクロプロセッサデバッガ装置
の概略的構成図、第２図は本考案装置の要部構成図、第
３図は動作説明のためのタイムチャートである。 １・・・ターゲット・ボード、２・・・プローブ、３・
・・コネクタ、４・・・装置本体、１１・・・マイク１
コプロセツサ、２１・・・アドレスエラー検出回路、２
２・・・バスコントロール回路、２３・・・メモリ、２
４．２５・・・データバスバッファ、２６・・・アドレ
スバス。 手続補正用（方式〉 １．事件の表示 特願昭６０−２５０１０９号２
、発明の名称 マイクロプロセッサデパック装置
３、補ＩＴする考 事件との関係 特５１出願人 住 所 東京都武蔵野市中町２丁目９番３２号
名 称 横河北辰電機株式会社４、代理人 ■ 所 束京都武蔵野市中町２丁目９番３２号
横河化辰′Ｆ１機株式会社内 ＴＩミしく入代＞ （０４２２） ＜５４） １１
１１［発明の詳細な説明」の各欄 ７、補正の内容 （１）明細用第１頁第２行１１の１″１．考案の名称」
を「１、発明の名称」と補正する。 （２）周 同頁第４行目の「２．実用新案登Ｂ請求の範
囲」をＵ２、特許請求の範囲」と補正づる。 （３）同 同頁第１８行１コの［３，考案の詳細なＭ１
明ｊを「３、発明の詳細な説明」と補正する。 手 続 補 正 書 （自 発）
６゜７゜ 昭和６１年２月５日 特＝１庁長官殿 ゛客−１ ■ 事件の表示 特願昭６０−２５０
１０９号２ 発ｒ９ｊの名称 マイク
ロプロセッサデバッグ装置３ ？＋！正する者 事件との関係 特許出願人任 所
東京都武蔵野市中町２丁目９番３２号名
称 （６５０） 横河北辰電機
株式会社４代理人 住 所 東京都武蔵ＴＩ市中町２Ｔ
ば９番３２号横河北辰電機株式会社内 〒１８０ 置 （入代） ０４２２（５４］ＩＩ＋自発
イ、−カミ１ 補正の対象 明１１１１宙 補正の内容 別紙の通り 明 細 書 １、発明の名称 マイクロプロセッサデバッグ装置 ２、特許請求の範囲 インサーキット方式でターゲット・ボードに搭載される
マイクロプロセッサをデバッグするマイクロブ１コセツ
サデバツグ装置において、命令取込みがワードフェッチ
であるターゲット・マイクロプロセッサから出力される
アドレスバスをモニタし、このアドレスバスからアドレ
スエラー発生を検出するアドレスエラー検出回路と、ア
ドレスエラー発生と同時にプロセッサがアドレスエラー
ベクタを読込む際に、データバスに既知のプログラム走
行ベクタを強制的に注入し、アドレス１ラーを検出する
だめのプログラムを走行させる手段とを具備したことを
特徴とするマイクロブロセッナデバッグ装置。 ３、発明の詳細な説明 （産業上の利用分野） 本発明はマイクロプロセッサデバッグ装置に関し、特に
アドレスエラー検出回路の改良に関する。 （従来の技術） 従来より、マイクロプロセッサ応用機器におけるターゲ
ット・ボード、ヒのマイクロプロセッサの動作をインサ
ーキット方式で検査するマイクロプロセッサデバッガ装
置がある。このマイクロプロセッサデバッガ装置は各棟
のマイクロプロセッサを対象とし得るが、特にモトロー
ラ社製の１６ビツト・マイクロプロセッサ６８０００系
のソフトウェアデバッグを行う場合、６り発達上の未完
のプログラムによってアドレスエラーが生じたとき、ア
ドレスエラーのサービスルーチンを有しないプログラム
では、暴走するか、又はダブルバス１ラーによってプロ
セッサが停止してしまう。 従来、マイクロプロセッサデバッガ装置は暴走したプロ
グラムに対してモニタし、トレースを行うだ（ブの機能
しかなく、暴走の要因を捜し出す場合には、次のような
手法によらねばならないという問題があった。 ■プログラムをリセットした後再度そのプログラムを走
行させ、暴走の要因となりそうなエラー処理ベクタでト
リガをかけて捜し出す。 ■又は、暴走しているアドレスの発生要因を、さかのぼ
って走行トレースすることにより捜し出す。 本発明の目的は、この様な点に鑑み、アドレスエラー検
出回路を設け、暴走の一要因であるアドレスエラーの発
生を容易に検知することができるマイクロプロセッサデ
バッグ装置を実現することにある。 （問題点を解決するための手段） このような目的を達成するために、本発明では、インサ
ーキット方式でターゲット・ボードに搭載されるマイク
ロプロセッサをデバッグするマイクロプロセッサデバッ
グ装置において、命令取込みがワードフェッチであるタ
ーゲット・マイクロプロセッサから出力されるアドレス
バスをモニタし、このアドレスバスからアドレスエラー
発生を検出するアドレスエラー検出回路と、アドレスエ
ラー発生と同時にプロセッサがアドレスエラーベクタを
読込む際に、データバスに既知のプログラム走行ベクタ
を強制的に注入し、アドレスエラーを検出するためのプ
ログラムを走行させる手段とを具備したことを特徴とす
る。 （実施例） 以下図面を用いて本発明の詳細な説明する。第１図は本
発明に係るマイクロプロセッサデバッガ装置の概略的構
成図、第２図は本発明装置の要部構成図である。第１図
において、１はマイクロプロセッサ搭載のターゲット・
ボードで、デバッグ時にはこのマイクロプロセッサ１１
はそのＩＣソケット（図示せず）から取外され、ボンド
（ＰＯＤ）と呼ばれるプローブ２に装填される。同時に
、プローブ２に取付けられたコネクタ３が前記ＩＣソケ
ットに接続され、ターゲット・ボード１はプローブ２に
搭載したマイクロプロセッサ１１により駆動される。プ
ローブ２は装置本体４と接続されており、各種のデータ
の授受が行われる。装置本体４にはマイクロプロセッサ
の動作を解析するための機能を有する手段を始め、メモ
リやＣＲ７表示装置、キーボード等より構成されている
。 第２図はプローブ２の構成を示すもので、２１はマイク
ロブ［１セツ會す１１より出力されるアドレスバスデー
タを入力とし、アドレスエラーを検出するアドレスエラ
ー検出回路である。２２はバスコントロール回路で、ア
ドレスストローブ信号ＡＳによりラッチしたアドレスエ
ラー検出回路２１の出力（アドレスエラー信号Ａｄｄ、
Ｅ）に応じてメモリ２３やデータバスバッファ２４．２
５を制瞳口する信号を発生するものである。 アドレスストローブ信号は、アドレスバス２６上に出力
したアドレスが確立していることを示す信号で、マイク
ロプロセッサ１１から出力される信号である。 ２３はデータが格納されたメモリで、バスコントロール
回路２２からの制御（ｆｆｉ号が与えられると記憶して
いるデータが読出されるようになっている。 このような構成にＪ３ける動作を次に説明する。 ｅ８ｏｏｏ系のマイクロプロセッサでは、命令を常に１
ワ一ド単位でフェッチするいわゆるワードフェッチでプ
ログラムを実行するが、このとき奇数アドレスからワー
ドフェッチした場合はアドレスエラーが発生する。マイ
クロブ【コセツナ１１は、アドレスエラーが発生すると
、現在のステータスやプロセッサカウンタ等の値をスタ
ックに退避し、次に＄０ＯＯＯＯＣ，＄０ＯＯＯＯＥ
（１６進数）番地のアドレスを出ツノする。そしてその
アドレスの内容を読込み、その値を次の飛びさき番地と
して解釈しプログラムを実（ｊする。 アドレスエラー検出回路２１は、マイクロプロセッサ１
１よりアドレスバス２６に出力されたＰＡ１〜ＰＡ２
ａのアドレスをデコードして＄０Ｏ０００Ｃ，＄０ＯＯ
ＯＯＥ番地が出たときだけアドレスエラーＡｄｄ、Ｅを
発生する（第３図の（ハ））。バスコントロール回路２
２は、アドレスエラーＡｄｄ、Ｅをアドレスストローブ
信号ＡＳの後縁でラッチし、第３図の（ニ）に示す信号
１、Ａ、ｄｄ、Ｅを１ｑる。一方データバスバツファ２
４．２５の制御信号△ｃｔｐｒｏ （第３図の（ホ））
は、バスコントロール回路２２においてアドレスエラー
△ｄｄ、ＥとＬＡｄｄ、Ｅより次の論理式にしたがって
生成される。 Ａｃｔｐｒｏ＝Ａｄｄ、Ｅ＋ＬＡｄｄ、Ｅマイクロブロ
ゼツナ１１がターゲット・ボード側のＩ １０装置をア
クセスした後に、この制御信号Ａｃｔｐｒｏによりバッ
ファ２４．２５の送受方向が切換えられ、本体側のメモ
リ空間をアクセスできるようになる。また、メモリ２３
がアクセスされ、デバッグ用のプログラムが走行可能と
なる。例えば第３図（イ）に示すように＄４００番地以
降のプログラムが実行される。 （発明の効果） 以上説明したように、本発明によれば、次のような効果
がある。 ■デバッグ中にアドレスエラーが発生したとき、アドレ
スエラー検出回路でアドレスエラーを検出し、用意しで
あるプログラムを読み出して実行させることができる。 また、ユーザはアドレスエラーが起こったことを素早く
確認することができる。 ■制御信号Ａｃｔｐｒｏでサンプリングデータを禁止す
ることによって、△ｃｔｐｒｏ発生以前のバス情報をト
レースすることが可能となる。したがって、表示装置に
表示されたトレース画面上でアドレスエラー発生及刃を
捜し出すことが容易となる。 ■メモリ２３よりデータを出力し、デバッグ用のプログ
ラムを実行させることが可能なため、本体側よりプログ
ラムカウンタ及びステータスの設定ができ、プログラム
の再実行が可能である。 ４、図面の簡単な説明 第１図は本発明に係るマイクロプロセッサデバッガ装置
の概略的構成図、第２図は本発明装置の要部構成図、第
３図は動作説明のためのタイムチャートである。 １・・・ターゲット・ボード、２・・・プローブ、３・
・・コネクタ、４・・・装置本体、１１・・・マイクロ
ブロセツ−す、２１・・・アドレスエラー検出回路、２
２・・・バスコントロール回路、２３・・・メモリ、２
４．２５・・・データバスバッファ、２６・・・アドレ
スバス。
の概略的構成図、第２図は本考案装置の要部構成図、第
３図は動作説明のためのタイムチャートである。 １・・・ターゲット・ボード、２・・・プローブ、３・
・・コネクタ、４・・・装置本体、１１・・・マイク１
コプロセツサ、２１・・・アドレスエラー検出回路、２
２・・・バスコントロール回路、２３・・・メモリ、２
４．２５・・・データバスバッファ、２６・・・アドレ
スバス。 手続補正用（方式〉 １．事件の表示 特願昭６０−２５０１０９号２
、発明の名称 マイクロプロセッサデパック装置
３、補ＩＴする考 事件との関係 特５１出願人 住 所 東京都武蔵野市中町２丁目９番３２号
名 称 横河北辰電機株式会社４、代理人 ■ 所 束京都武蔵野市中町２丁目９番３２号
横河化辰′Ｆ１機株式会社内 ＴＩミしく入代＞ （０４２２） ＜５４） １１
１１［発明の詳細な説明」の各欄 ７、補正の内容 （１）明細用第１頁第２行１１の１″１．考案の名称」
を「１、発明の名称」と補正する。 （２）周 同頁第４行目の「２．実用新案登Ｂ請求の範
囲」をＵ２、特許請求の範囲」と補正づる。 （３）同 同頁第１８行１コの［３，考案の詳細なＭ１
明ｊを「３、発明の詳細な説明」と補正する。 手 続 補 正 書 （自 発）
６゜７゜ 昭和６１年２月５日 特＝１庁長官殿 ゛客−１ ■ 事件の表示 特願昭６０−２５０
１０９号２ 発ｒ９ｊの名称 マイク
ロプロセッサデバッグ装置３ ？＋！正する者 事件との関係 特許出願人任 所
東京都武蔵野市中町２丁目９番３２号名
称 （６５０） 横河北辰電機
株式会社４代理人 住 所 東京都武蔵ＴＩ市中町２Ｔ
ば９番３２号横河北辰電機株式会社内 〒１８０ 置 （入代） ０４２２（５４］ＩＩ＋自発
イ、−カミ１ 補正の対象 明１１１１宙 補正の内容 別紙の通り 明 細 書 １、発明の名称 マイクロプロセッサデバッグ装置 ２、特許請求の範囲 インサーキット方式でターゲット・ボードに搭載される
マイクロプロセッサをデバッグするマイクロブ１コセツ
サデバツグ装置において、命令取込みがワードフェッチ
であるターゲット・マイクロプロセッサから出力される
アドレスバスをモニタし、このアドレスバスからアドレ
スエラー発生を検出するアドレスエラー検出回路と、ア
ドレスエラー発生と同時にプロセッサがアドレスエラー
ベクタを読込む際に、データバスに既知のプログラム走
行ベクタを強制的に注入し、アドレス１ラーを検出する
だめのプログラムを走行させる手段とを具備したことを
特徴とするマイクロブロセッナデバッグ装置。 ３、発明の詳細な説明 （産業上の利用分野） 本発明はマイクロプロセッサデバッグ装置に関し、特に
アドレスエラー検出回路の改良に関する。 （従来の技術） 従来より、マイクロプロセッサ応用機器におけるターゲ
ット・ボード、ヒのマイクロプロセッサの動作をインサ
ーキット方式で検査するマイクロプロセッサデバッガ装
置がある。このマイクロプロセッサデバッガ装置は各棟
のマイクロプロセッサを対象とし得るが、特にモトロー
ラ社製の１６ビツト・マイクロプロセッサ６８０００系
のソフトウェアデバッグを行う場合、６り発達上の未完
のプログラムによってアドレスエラーが生じたとき、ア
ドレスエラーのサービスルーチンを有しないプログラム
では、暴走するか、又はダブルバス１ラーによってプロ
セッサが停止してしまう。 従来、マイクロプロセッサデバッガ装置は暴走したプロ
グラムに対してモニタし、トレースを行うだ（ブの機能
しかなく、暴走の要因を捜し出す場合には、次のような
手法によらねばならないという問題があった。 ■プログラムをリセットした後再度そのプログラムを走
行させ、暴走の要因となりそうなエラー処理ベクタでト
リガをかけて捜し出す。 ■又は、暴走しているアドレスの発生要因を、さかのぼ
って走行トレースすることにより捜し出す。 本発明の目的は、この様な点に鑑み、アドレスエラー検
出回路を設け、暴走の一要因であるアドレスエラーの発
生を容易に検知することができるマイクロプロセッサデ
バッグ装置を実現することにある。 （問題点を解決するための手段） このような目的を達成するために、本発明では、インサ
ーキット方式でターゲット・ボードに搭載されるマイク
ロプロセッサをデバッグするマイクロプロセッサデバッ
グ装置において、命令取込みがワードフェッチであるタ
ーゲット・マイクロプロセッサから出力されるアドレス
バスをモニタし、このアドレスバスからアドレスエラー
発生を検出するアドレスエラー検出回路と、アドレスエ
ラー発生と同時にプロセッサがアドレスエラーベクタを
読込む際に、データバスに既知のプログラム走行ベクタ
を強制的に注入し、アドレスエラーを検出するためのプ
ログラムを走行させる手段とを具備したことを特徴とす
る。 （実施例） 以下図面を用いて本発明の詳細な説明する。第１図は本
発明に係るマイクロプロセッサデバッガ装置の概略的構
成図、第２図は本発明装置の要部構成図である。第１図
において、１はマイクロプロセッサ搭載のターゲット・
ボードで、デバッグ時にはこのマイクロプロセッサ１１
はそのＩＣソケット（図示せず）から取外され、ボンド
（ＰＯＤ）と呼ばれるプローブ２に装填される。同時に
、プローブ２に取付けられたコネクタ３が前記ＩＣソケ
ットに接続され、ターゲット・ボード１はプローブ２に
搭載したマイクロプロセッサ１１により駆動される。プ
ローブ２は装置本体４と接続されており、各種のデータ
の授受が行われる。装置本体４にはマイクロプロセッサ
の動作を解析するための機能を有する手段を始め、メモ
リやＣＲ７表示装置、キーボード等より構成されている
。 第２図はプローブ２の構成を示すもので、２１はマイク
ロブ［１セツ會す１１より出力されるアドレスバスデー
タを入力とし、アドレスエラーを検出するアドレスエラ
ー検出回路である。２２はバスコントロール回路で、ア
ドレスストローブ信号ＡＳによりラッチしたアドレスエ
ラー検出回路２１の出力（アドレスエラー信号Ａｄｄ、
Ｅ）に応じてメモリ２３やデータバスバッファ２４．２
５を制瞳口する信号を発生するものである。 アドレスストローブ信号は、アドレスバス２６上に出力
したアドレスが確立していることを示す信号で、マイク
ロプロセッサ１１から出力される信号である。 ２３はデータが格納されたメモリで、バスコントロール
回路２２からの制御（ｆｆｉ号が与えられると記憶して
いるデータが読出されるようになっている。 このような構成にＪ３ける動作を次に説明する。 ｅ８ｏｏｏ系のマイクロプロセッサでは、命令を常に１
ワ一ド単位でフェッチするいわゆるワードフェッチでプ
ログラムを実行するが、このとき奇数アドレスからワー
ドフェッチした場合はアドレスエラーが発生する。マイ
クロブ【コセツナ１１は、アドレスエラーが発生すると
、現在のステータスやプロセッサカウンタ等の値をスタ
ックに退避し、次に＄０ＯＯＯＯＣ，＄０ＯＯＯＯＥ
（１６進数）番地のアドレスを出ツノする。そしてその
アドレスの内容を読込み、その値を次の飛びさき番地と
して解釈しプログラムを実（ｊする。 アドレスエラー検出回路２１は、マイクロプロセッサ１
１よりアドレスバス２６に出力されたＰＡ１〜ＰＡ２
ａのアドレスをデコードして＄０Ｏ０００Ｃ，＄０ＯＯ
ＯＯＥ番地が出たときだけアドレスエラーＡｄｄ、Ｅを
発生する（第３図の（ハ））。バスコントロール回路２
２は、アドレスエラーＡｄｄ、Ｅをアドレスストローブ
信号ＡＳの後縁でラッチし、第３図の（ニ）に示す信号
１、Ａ、ｄｄ、Ｅを１ｑる。一方データバスバツファ２
４．２５の制御信号△ｃｔｐｒｏ （第３図の（ホ））
は、バスコントロール回路２２においてアドレスエラー
△ｄｄ、ＥとＬＡｄｄ、Ｅより次の論理式にしたがって
生成される。 Ａｃｔｐｒｏ＝Ａｄｄ、Ｅ＋ＬＡｄｄ、Ｅマイクロブロ
ゼツナ１１がターゲット・ボード側のＩ １０装置をア
クセスした後に、この制御信号Ａｃｔｐｒｏによりバッ
ファ２４．２５の送受方向が切換えられ、本体側のメモ
リ空間をアクセスできるようになる。また、メモリ２３
がアクセスされ、デバッグ用のプログラムが走行可能と
なる。例えば第３図（イ）に示すように＄４００番地以
降のプログラムが実行される。 （発明の効果） 以上説明したように、本発明によれば、次のような効果
がある。 ■デバッグ中にアドレスエラーが発生したとき、アドレ
スエラー検出回路でアドレスエラーを検出し、用意しで
あるプログラムを読み出して実行させることができる。 また、ユーザはアドレスエラーが起こったことを素早く
確認することができる。 ■制御信号Ａｃｔｐｒｏでサンプリングデータを禁止す
ることによって、△ｃｔｐｒｏ発生以前のバス情報をト
レースすることが可能となる。したがって、表示装置に
表示されたトレース画面上でアドレスエラー発生及刃を
捜し出すことが容易となる。 ■メモリ２３よりデータを出力し、デバッグ用のプログ
ラムを実行させることが可能なため、本体側よりプログ
ラムカウンタ及びステータスの設定ができ、プログラム
の再実行が可能である。 ４、図面の簡単な説明 第１図は本発明に係るマイクロプロセッサデバッガ装置
の概略的構成図、第２図は本発明装置の要部構成図、第
３図は動作説明のためのタイムチャートである。 １・・・ターゲット・ボード、２・・・プローブ、３・
・・コネクタ、４・・・装置本体、１１・・・マイクロ
ブロセツ−す、２１・・・アドレスエラー検出回路、２
２・・・バスコントロール回路、２３・・・メモリ、２
４．２５・・・データバスバッファ、２６・・・アドレ
スバス。
Claims (1)
- 【特許請求の範囲】 インサーキット方式でターゲット・ボードに搭載される
マイクロプロセッサをデバッグするマイクロプロセッサ
デバッグ装置において、 命令取込みがワードフェッチであるターゲット・マイク
ロプロセッサから出力されるアドレスバスをモニタし、
このアドレスバスからアドレスエラー発生を検出するア
ドレスエラー検出回路と、アドレスエラー発生と同時に
プロセッサがアドレスエラーベクタを読込む際に、デー
タバスに既知のプログラム走行ベクタを強制的に注入し
、アドレスエラーを検出するためのプログラムを走行さ
せる手段とを具備したことを特徴とするマイクロプロセ
ッサデバッグ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250109A JPS62109142A (ja) | 1985-11-08 | 1985-11-08 | マイクロプロセツサデバツグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250109A JPS62109142A (ja) | 1985-11-08 | 1985-11-08 | マイクロプロセツサデバツグ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62109142A true JPS62109142A (ja) | 1987-05-20 |
Family
ID=17202955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60250109A Pending JPS62109142A (ja) | 1985-11-08 | 1985-11-08 | マイクロプロセツサデバツグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62109142A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4832460A (en) * | 1984-07-27 | 1989-05-23 | Casio Computer Co., Ltd. | Liquid crystal apparatus having pressure absorbing means |
-
1985
- 1985-11-08 JP JP60250109A patent/JPS62109142A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4832460A (en) * | 1984-07-27 | 1989-05-23 | Casio Computer Co., Ltd. | Liquid crystal apparatus having pressure absorbing means |
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