JPS62111443A - 複合半導体装置 - Google Patents

複合半導体装置

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JPS62111443A
JPS62111443A JP25047885A JP25047885A JPS62111443A JP S62111443 A JPS62111443 A JP S62111443A JP 25047885 A JP25047885 A JP 25047885A JP 25047885 A JP25047885 A JP 25047885A JP S62111443 A JPS62111443 A JP S62111443A
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JP
Japan
Prior art keywords
substrate
layer
insulating film
semiconductor device
capacitance
Prior art date
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Pending
Application number
JP25047885A
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English (en)
Inventor
Nobutaka Matsuoka
信孝 松岡
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、複合半導体装置に関する。
〔発明の技術的背景とその問題点〕
従来、複合半導体装置の複合素子分離は、ＰＮ接合を利
用したＰＮ接合分離を行っていた。
しかし、次のような問題が６．た。
（り　ＰＮ接合に起因する寄生容量が太きすぎるため、
高周波特性を低下する要因となっている。
谷　Ｘｉ　ＩＩ−デ佑侵ル妥ヱ小仏春　廖工４鮒田ＰＮ
接合によって所謂容量偏差が生じ、シリーズ集積化素子
の特性を変動させる。
〔発明の目的〕
本発明は、集積化素子の寄生容量の低減及び容量偏差の
減少を図った複合半導体装置を提供することをその目的
とするものである。
〔発明の概要〕
本発明は、第１半導体基板上に絶縁膜を介して設けられ
た第２半導体基板にＰ　Ｎ　接合分離構造を設けて、所
謂ＳＯＩ　（５ｉｌｉｃｏｎ　ｏｎ　Ｉｎ５ｕｌａｔｏ
ｒ）構造とＰＮ接合容量のシリーズを構成したことによ
り、集積化素子の寄生容量の低減及び容量偏差の減少を
図った複合半導体装置である。
〔発明の実施例〕
以下、本発明の実施例について図面を参照して説明する
。この実施例は、本発明をツインショットキーダイオー
ドに適用したものである。
この複合半導体装置は、第１図に示すような第１半導体
基板１上に絶縁膜２を介してＰ型の第２半導体基板３を
積層してなる基板４を使用している。第２半導体基板３
の所定領域には、これと反対導電型のＮ型半導体層５が
形成されている。Ｎ型半導体層５０表面濃度は、ショッ
トキー接合を形成し得るように３ＸＬＯｃｍ　　以上に
設定されている。また、第２半導体基板３の抵抗率は３
０Ｑｃｍ以上設定されている。Ｎ型半導体層５内には、
素子要素であるＮ１６が形成されている。Ｎ＋層６及び
Ｎ型半導体層５を含む第２半導体基板３の主面には、絶
縁膜７が形成されている。絶縁膜７には、Ｎ層６．Ｎ型
半導体層５の夫々に通じるコンタクトホールが開口され
ている。絶縁膜ｚ上には、コンタクトホールを介してＮ
　層６或はＮ型半導体層５に接続する所定パターンの配
線層８が形成されている。配線層８は、Ｍｏ／ＡＬをス
・！ツタ蒸着した後、フォトエツチングにて所定の形状
にしたものである。
このように構成された複合半導体装置１０は。
第１図に示したような基板４の構造を有しているので裏
面側との容量は所謂ＳＯＩ構造とＰＮ接合の容量のシリ
ーズとなり著しく減少させることができる。因みに従来
のＰＮ接合分離を用いた複合半導体装置の場合の容量の
３／４程度に減少できることが確認されている。
また、本発明の他の実施例として第２半導体基板３をエ
ツチングにて各素子毎の島領域３ａ。
３ｂに分離し、完全絶縁分離したツインショットキーダ
イオードを構成して配線層８により島領域５ｔｈｅＪｂ
上にポンディングパッドを設けて、段切れの防止を図っ
たものとしても良い。
この場合、島領域３ｇ、３ｂの面積が上記実施例のもの
の半分になるので、この部分のＭＯ８容量を減少すると
共に、素子間容量を従来のＰＮ接合分離の場合の２／３
程度に減少することができる。
なお、本発明は、ツインショットキーダイオードの他に
もダイオード、トランゾスタ等の複合素子、集積素子に
も適用できることは勿論である。
〔発明の効果〕
以上説明した如く、本発明に係る複合半導体装置によれ
ば、集積化素子の寄生容量の低減及び容器偏差の減少を
図シ、高周波特性を良好にできる等顕著な効果を有する
ものである。
【図面の簡単な説明】
第１図は、本発明の実施例に使用する基板構造を示す説
明図、第２図は、本発明の一実施例の概略構成を示す説
明図、第３図は、本発明の他の実施例の概略構成を示す
説明図である。 ｌ・・・第１半導体基板、２・・・絶縁膜、３・・・第
２半導体基板、４・・・基板、５・・・Ｎ型半導体層、
６・・・Ｎ＋層、７・・・絶縁膜、８・・・配線層、Ｉ
ｎ、−複合半導体装置。 出願人代理人　　弁理士　鈴　江　武　彦第１図 １゜ 第２ｒｙＩ 第３　図

Claims (1)

    【特許請求の範囲】
  1. 第１半導体基板上に絶縁膜を介して形成された第２半導
    体基板と、該第２半導体基板の所定領域に形成された複
    数個の反対導電型の半導体層と、該半導体層内に形成さ
    れた素子要素とを具備することを特徴とする複合半導体
    装置。
JP25047885A 1985-11-08 1985-11-08 複合半導体装置 Pending JPS62111443A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7151036B1 (en) * 2002-07-29 2006-12-19 Vishay-Siliconix Precision high-frequency capacitor formed on semiconductor substrate

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