JPH02202032A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH02202032A JPH02202032A JP1021684A JP2168489A JPH02202032A JP H02202032 A JPH02202032 A JP H02202032A JP 1021684 A JP1021684 A JP 1021684A JP 2168489 A JP2168489 A JP 2168489A JP H02202032 A JPH02202032 A JP H02202032A
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- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
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- H10W20/021—Manufacture or treatment of interconnections within wafers or substrates
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野）
この発明は高濃度な電極領域を有する半導体装置及びそ
の製造方法に関するものである。
の製造方法に関するものである。
第３図は従来の素子分離型複合素子構造の半導体装置を
示す断面図である。同図に示すように、ｎ−ポリシリコ
ン基体１上層部に絶縁ゲート型電界効果トランジスタ１
０Ａ、接合型バイポーラトランジスタＩＯＢがそれぞれ
絶縁Ｉ！１２により絶縁分離され形成されている。この
絶縁膜２上に所定の膜厚のｎ＋層３が形成され、このｎ
層３上にｎ−層４が形成されている。
示す断面図である。同図に示すように、ｎ−ポリシリコ
ン基体１上層部に絶縁ゲート型電界効果トランジスタ１
０Ａ、接合型バイポーラトランジスタＩＯＢがそれぞれ
絶縁Ｉ！１２により絶縁分離され形成されている。この
絶縁膜２上に所定の膜厚のｎ＋層３が形成され、このｎ
層３上にｎ−層４が形成されている。
電界効果トランジスタ１０Ａが形成されている素子形成
領Ｗｔ＜以下「島」という。）では、０層４の上層部に
ｐウェル領域５が形成されており、このｐウェル領域５
の表面部にｎ＋ソース領域６が選択的に形成されている
。
領Ｗｔ＜以下「島」という。）では、０層４の上層部に
ｐウェル領域５が形成されており、このｐウェル領域５
の表面部にｎ＋ソース領域６が選択的に形成されている
。
ｎ−層４の表面とｎ＋ソース領域６の表面とで挟まれた
ｐウェル領域５の表面上には、ゲート酸化膜７を介して
ポリシリコンゲート８が形成されている。また、ｎ 層
３表面にはドレイン電極９が形成され、ｎ＋ソース領域
６の表面の一部からｎ４ン一ス領域６間のｐウェル領域
５上にかけてソース電極１１が形成され、ポリシリコン
ゲート８上にはゲート電極１２が形成されている。これ
らの電極９．１１．．１２はそれぞれパッシベーション
１＄１８により絶縁されている。
ｐウェル領域５の表面上には、ゲート酸化膜７を介して
ポリシリコンゲート８が形成されている。また、ｎ 層
３表面にはドレイン電極９が形成され、ｎ＋ソース領域
６の表面の一部からｎ４ン一ス領域６間のｐウェル領域
５上にかけてソース電極１１が形成され、ポリシリコン
ゲート８上にはゲート電極１２が形成されている。これ
らの電極９．１１．．１２はそれぞれパッシベーション
１＄１８により絶縁されている。
一方、バイポーラトランジスタ１０Ｂの島では、ｎ−１
１４の上層部にｐベース領域１３が形成されている。こ
のｐベース領域１３の表面部の一部にｎ＋エミッタ領域
１４が形成されている。そして、ｎ＋エミッタ領域１４
上にエミッタ電極１５が、ｐベース領域１３上にベース
電極１６が、ｎｌＳ上にコレクタ電極１７が形成されて
いる。これらのｆｆｍ１５〜１７はそれぞれパッシベー
ション膜１８により絶縁されている。
１４の上層部にｐベース領域１３が形成されている。こ
のｐベース領域１３の表面部の一部にｎ＋エミッタ領域
１４が形成されている。そして、ｎ＋エミッタ領域１４
上にエミッタ電極１５が、ｐベース領域１３上にベース
電極１６が、ｎｌＳ上にコレクタ電極１７が形成されて
いる。これらのｆｆｍ１５〜１７はそれぞれパッシベー
ション膜１８により絶縁されている。
第４図（ａ）〜（（１）は各々第３図で示した半導体装
置における島の形成方法を示す断面図である。
置における島の形成方法を示す断面図である。
以下、同図を参照しつつその形成方法の説明をする。
第４図（ａ）で示すような単結晶のｎ 基板２１表面に
レジスト２２を形成し、同図（ｂ）に示すようにバター
ニングする。そして、バターニングされたレジスト２２
をマスクとして、ｎ−基板２１エツチングし、同図（Ｃ
）に示すようにＶ字型のくぼみ２３を形成する。各くぼ
み２３間の距離ｌが各島間の幅となる。
レジスト２２を形成し、同図（ｂ）に示すようにバター
ニングする。そして、バターニングされたレジスト２２
をマスクとして、ｎ−基板２１エツチングし、同図（Ｃ
）に示すようにＶ字型のくぼみ２３を形成する。各くぼ
み２３間の距離ｌが各島間の幅となる。
次に、くぼみ２３を含むｎ−基板２１の表面上にリン等
のｎ型の不純物を拡散しｎ＋層３を形成する。その模、
弗酸系の薬品で前処理（ｎ＋層３上に形成されたリンガ
ラス層等の除去）を施した模、ｎ＋層３上に熱酸化膜等
の絶縁膜２を同図（ｄ）に示すように形成する。
のｎ型の不純物を拡散しｎ＋層３を形成する。その模、
弗酸系の薬品で前処理（ｎ＋層３上に形成されたリンガ
ラス層等の除去）を施した模、ｎ＋層３上に熱酸化膜等
の絶縁膜２を同図（ｄ）に示すように形成する。
そして、絶縁１１２上にエピタキシャル成長技術により
ｎ−ポリシリコン層２４を同図（ｅ）に示すように形成
する。次に、ｎ−ｌ板２１の裏面より研磨し、同図（ｆ
）に示すように、絶縁膜２及びｎ”１１３をｎ−基板２
１裏面に露出させる。
ｎ−ポリシリコン層２４を同図（ｅ）に示すように形成
する。次に、ｎ−ｌ板２１の裏面より研磨し、同図（ｆ
）に示すように、絶縁膜２及びｎ”１１３をｎ−基板２
１裏面に露出させる。
その結果、このｎ−基板２１を裏返すと、同図（０）に
示すように、ｎ−ポリシリコン層２４を第３図のｎ ポ
リシリコン基体１とし、残ったｎ基板２１を第３図のｎ
”層４とし、絶縁膜２により各々が絶縁された複数の島
２５が完成する。そして、このようにして得られた島２
５の各々の中に、電界効果トランジスタ１０Ａ、バイポ
ーラトランジスタ１０８等が製造される。
示すように、ｎ−ポリシリコン層２４を第３図のｎ ポ
リシリコン基体１とし、残ったｎ基板２１を第３図のｎ
”層４とし、絶縁膜２により各々が絶縁された複数の島
２５が完成する。そして、このようにして得られた島２
５の各々の中に、電界効果トランジスタ１０Ａ、バイポ
ーラトランジスタ１０８等が製造される。
（発明が解決しようとする課題）
ところで、電界効果トランジスタ１０Ａにおいては、オ
ン抵抗、ドレイン−ソース間の順方向電圧を極力小さく
するため、バイポーラトランジスタ１０Ｂにおいては、
コレクターエミッタ間飽和電圧を極力小さくするため、
ドレイン電極９．コレクタ電極１７にそれぞれオーミッ
ク接続されるｎ＋層３を厚く、高濃度に形成する必要が
ある。
ン抵抗、ドレイン−ソース間の順方向電圧を極力小さく
するため、バイポーラトランジスタ１０Ｂにおいては、
コレクターエミッタ間飽和電圧を極力小さくするため、
ドレイン電極９．コレクタ電極１７にそれぞれオーミッ
ク接続されるｎ＋層３を厚く、高濃度に形成する必要が
ある。
しかしながら、不純物拡散法によって、膜厚が厚く、高
濃度なｎ” Ｊｉ１３を形成することは、１つは処理に
時間がかかり過ぎて作業性が悪いという理由、他の１つ
は拡散によって実現できる濃度値に限界がある（およそ
１０〜１０”０ｚ−３）という理由により、極めて困難
であるという問題点があった。
濃度なｎ” Ｊｉ１３を形成することは、１つは処理に
時間がかかり過ぎて作業性が悪いという理由、他の１つ
は拡散によって実現できる濃度値に限界がある（およそ
１０〜１０”０ｚ−３）という理由により、極めて困難
であるという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、所望の膜厚で高濃度な電極領域を有する半導
体装置及びその製造方法を得ることを目的とする。
たもので、所望の膜厚で高濃度な電極領域を有する半導
体装置及びその製造方法を得ることを目的とする。
この発明にかかる半導体装置は、半導体基板と、前記半
導体基板上に形成された少なくとも１つの能動領域と、
前記能動領域内に形成された、所定の導電型の不純物を
高濃度に含む多結晶半導体層および該多結晶半導体層の
周囲に形成された前記所定の導電型の拡ｉｌ！！層より
成る電極領域とを備えている。
導体基板上に形成された少なくとも１つの能動領域と、
前記能動領域内に形成された、所定の導電型の不純物を
高濃度に含む多結晶半導体層および該多結晶半導体層の
周囲に形成された前記所定の導電型の拡ｉｌ！！層より
成る電極領域とを備えている。
一方、この発明にかかる半導体装置の製造方法は、半導
体基板を準備する工程と、前記半導体基板上に能動領域
を形成する工程と、前記能動領域内に所定の導電型の不
純物を高濃度に含む多結晶半導体層を形成する工程と、
前記多結晶半導体層を拡散源として前記所定の導電型の
不純物を拡散し、前記多結晶半導体層の周囲に拡散層を
形成する工程とを備え、前記拡散層は前記多結晶半導体
層とともに電極領域を形成している。
体基板を準備する工程と、前記半導体基板上に能動領域
を形成する工程と、前記能動領域内に所定の導電型の不
純物を高濃度に含む多結晶半導体層を形成する工程と、
前記多結晶半導体層を拡散源として前記所定の導電型の
不純物を拡散し、前記多結晶半導体層の周囲に拡散層を
形成する工程とを備え、前記拡散層は前記多結晶半導体
層とともに電極領域を形成している。
この発明における電極領域は、能動領域に形成された、
所定の導電型の不純物を高濃度に含む多結晶半導体層と
、この多結晶半導体層を拡散源とした拡散により形成可
能な拡散層とからなるため、作業性良く、高濃度にかつ
膜厚を厚く形成することができる。
所定の導電型の不純物を高濃度に含む多結晶半導体層と
、この多結晶半導体層を拡散源とした拡散により形成可
能な拡散層とからなるため、作業性良く、高濃度にかつ
膜厚を厚く形成することができる。
第１図はこの発明の一実施例である素子分離型複合素子
構造の半導体装置を示す断面図である。
構造の半導体装置を示す断面図である。
同図に示すように、この実施例では、第３図の従来装置
において絶縁ＩＩ！１２の上に所定の膜厚で形成される
ｎ＋ｌＩｌ！１３に代えて、ｎ型不純物を高濃度に含ん
だポリシリコンＪＩ１３０ａと、このポリシリコン層３
０ａを拡散源とした不純物拡散により得られるｎ＋拡散
層３０ｂとを設けている。なお、他の構成は従来と同じ
であるので説明を省略する。
において絶縁ＩＩ！１２の上に所定の膜厚で形成される
ｎ＋ｌＩｌ！１３に代えて、ｎ型不純物を高濃度に含ん
だポリシリコンＪＩ１３０ａと、このポリシリコン層３
０ａを拡散源とした不純物拡散により得られるｎ＋拡散
層３０ｂとを設けている。なお、他の構成は従来と同じ
であるので説明を省略する。
第２図（ａ）〜（ａ）は各々第１図で示した半導体装置
における島の形成方法を示す断面図である。
における島の形成方法を示す断面図である。
以下、同図を参照しつつその形成方法の説明をする。
第２図（ａ）で示すような単結晶のｎ 基板２１表面に
レジスト２２を形成し、同図（ｂ）に示すようにバター
ニングする。そして、バターニングされたレジスト２２
をマスクとして、ｎ−基板２１をエツチングし、同図（
Ｃ）に示すようにＶ字型のくぼみ２３を形成する。各く
ぼみ２３間の距離ｌが各島閤の幅となる。
レジスト２２を形成し、同図（ｂ）に示すようにバター
ニングする。そして、バターニングされたレジスト２２
をマスクとして、ｎ−基板２１をエツチングし、同図（
Ｃ）に示すようにＶ字型のくぼみ２３を形成する。各く
ぼみ２３間の距離ｌが各島閤の幅となる。
次に、くぼみ２３を含むｎ 基板２１の表面上に高濃度
にｎ型の不純物を含むポリシリコン層３０ａを数十ミク
ロンの膜厚で形成する。その後、連続的に絶縁膜形成炉
に入れ、ポリシリコン層３０ａ上に絶縁膜２を数ミクロ
ンの膜厚で形成する。
にｎ型の不純物を含むポリシリコン層３０ａを数十ミク
ロンの膜厚で形成する。その後、連続的に絶縁膜形成炉
に入れ、ポリシリコン層３０ａ上に絶縁膜２を数ミクロ
ンの膜厚で形成する。
このとき、ポリシリコン層３０ａ中の不純物の熱拡散に
より、ポリシリコン層３０ａの周囲のｎ基板２１中に、
同図（ｄ）に示すようにｎ＋拡散層３０ｂが同時に形成
される。
より、ポリシリコン層３０ａの周囲のｎ基板２１中に、
同図（ｄ）に示すようにｎ＋拡散層３０ｂが同時に形成
される。
そして、絶縁ｌ！Ｉ２上にエピタキシャル成長技術によ
りｎ ポリシリコン層２４を同図（ｅ）に示すように形
成する。次に、ｎ−基板２１の裏面より研磨し、同図（
ｆ）に示すように、絶縁膜２．ポリシリコン層３０及び
ｎ１拡散層３０ｂをｎ−基板２１裏面に露出させる。
りｎ ポリシリコン層２４を同図（ｅ）に示すように形
成する。次に、ｎ−基板２１の裏面より研磨し、同図（
ｆ）に示すように、絶縁膜２．ポリシリコン層３０及び
ｎ１拡散層３０ｂをｎ−基板２１裏面に露出させる。
その結果、このｎ−基板２１を裏返すと、ｎポリ９９１
７層２４を第１図のｎ ポリシリコン基体１とし、残っ
たｎ−基板２１を第１図のｎＪＩＷ４とし、絶縁ＷＡ２
により各々が絶縁された複数の島２５が完成する。
７層２４を第１図のｎ ポリシリコン基体１とし、残っ
たｎ−基板２１を第１図のｎＪＩＷ４とし、絶縁ＷＡ２
により各々が絶縁された複数の島２５が完成する。
このようにして得られた島２５の中に、以下の工程に従
い、電界効果トランジスタ１０Ａ、バイポーラトランジ
スタ１０Ｂが製造される。第５図（ａ）〜（ｄ）は電界
効果トランジスタ１０Ａ及びバイポーラトランジスタＩ
ＯＢの製造方法を示す断面図である。以下、同図を参照
しつつその製造方法の説明をする。まず、弗酸系の薬品
によりｎポリシリコン基体１の前処理を行う。次にｎ
ポリシリコン基体１の表面上に熱酸化法等により酸化１
１３１を形成し、写真製版技術により酸化ｆｆ１３１を
選択的にバターニングして窓３１ａを形成する。そして
、この酸化膜３１の窓３１ａからの不純物拡散により、
島２５ａのｎ−層４上層部ｐつｘ ）Ｌｔ領１ｉｔ！５
を、島２５ｂのｎ−層４上層部にｐベース領域１３を同
図（ａ）に示すようにそれぞれ形成する。
い、電界効果トランジスタ１０Ａ、バイポーラトランジ
スタ１０Ｂが製造される。第５図（ａ）〜（ｄ）は電界
効果トランジスタ１０Ａ及びバイポーラトランジスタＩ
ＯＢの製造方法を示す断面図である。以下、同図を参照
しつつその製造方法の説明をする。まず、弗酸系の薬品
によりｎポリシリコン基体１の前処理を行う。次にｎ
ポリシリコン基体１の表面上に熱酸化法等により酸化１
１３１を形成し、写真製版技術により酸化ｆｆ１３１を
選択的にバターニングして窓３１ａを形成する。そして
、この酸化膜３１の窓３１ａからの不純物拡散により、
島２５ａのｎ−層４上層部ｐつｘ ）Ｌｔ領１ｉｔ！５
を、島２５ｂのｎ−層４上層部にｐベース領域１３を同
図（ａ）に示すようにそれぞれ形成する。
次に、島２５ａにおける酸化ｍ３１を除去し、ｎ エピ
タキシャル基体１表面に熱酸化法等により酸化膜３２を
薄く形成し、この酸化ｗＡ３２上にポリシリコン１１３
３を形成する。この酸化膜３２は島２５ｂ上においては
酸化膜３１と合体して若干厚くなる。次に、ポリシリコ
ン層３３及び酸化１１１１３２を選択的にエツチングし
て窓３３ａを形成する。そして、同図（ｂ）に示すよう
に、ポリシリコン層３３の窓３３ａからｎ型の不純物を
拡散し、ｐウェル領域５及びｐベース領域１３の上層部
にｎ＋ソース領域６及びｎ 工くツタ領域１４を形成す
る。なお、電界効果トランジスタ１０Ａが２重拡散タイ
プであれば、ｎ＋ソース領域６形成前にｐ型の不純物を
窓３３ａから拡散する。
タキシャル基体１表面に熱酸化法等により酸化膜３２を
薄く形成し、この酸化ｗＡ３２上にポリシリコン１１３
３を形成する。この酸化膜３２は島２５ｂ上においては
酸化膜３１と合体して若干厚くなる。次に、ポリシリコ
ン層３３及び酸化１１１１３２を選択的にエツチングし
て窓３３ａを形成する。そして、同図（ｂ）に示すよう
に、ポリシリコン層３３の窓３３ａからｎ型の不純物を
拡散し、ｐウェル領域５及びｐベース領域１３の上層部
にｎ＋ソース領域６及びｎ 工くツタ領域１４を形成す
る。なお、電界効果トランジスタ１０Ａが２重拡散タイ
プであれば、ｎ＋ソース領域６形成前にｐ型の不純物を
窓３３ａから拡散する。
その慢、ポリシリコン層３３を選択的にエツチングして
、同図（Ｃ）に示すように、島２５ａにポリシリコンゲ
ート８を形成する。次に、ｎ−エピタキシャル基体１全
而に酸化膜を形成し、この酸化膜を選択的にエツチング
し、同図（ｄ）に示すように、島２５ａａよび２５ｂに
パッシベーション膜１８を形成する。
、同図（Ｃ）に示すように、島２５ａにポリシリコンゲ
ート８を形成する。次に、ｎ−エピタキシャル基体１全
而に酸化膜を形成し、この酸化膜を選択的にエツチング
し、同図（ｄ）に示すように、島２５ａａよび２５ｂに
パッシベーション膜１８を形成する。
その後、パッシベーション膜１８を含むｎ エピタキシ
ャル基体１上に導電層を形成し、この導電層を選択的に
エツチングすることで、第１図に示すように島２５ａに
ドレイン電極９．ソース電極１１．ゲート電極１２が形
成され、島２５ｂにエミッタ電極１５．ベース電極１６
及びコレクタ電極１７が形成される。このようにして、
島２５ａに電界効果トランジスタ１０Ａが、島２５ｂに
バイポーラトランジスタ１０Ｂが形成される。
ャル基体１上に導電層を形成し、この導電層を選択的に
エツチングすることで、第１図に示すように島２５ａに
ドレイン電極９．ソース電極１１．ゲート電極１２が形
成され、島２５ｂにエミッタ電極１５．ベース電極１６
及びコレクタ電極１７が形成される。このようにして、
島２５ａに電界効果トランジスタ１０Ａが、島２５ｂに
バイポーラトランジスタ１０Ｂが形成される。
上記実施例においては、島２５中の電極領域となるｎ＋
領領域高濃度にｎ型不純物がドープされたポリシリコン
層３０ａと、このポリシリコン層３０ａ中の不純物の拡
散により得られたｎ 拡散１ｔ１３０ｂとにより形成し
ている。ポリシリコン層３０ａは、１０ 〜１０２２ｍ
＋−３程度まで容易かつ正確に不純物濃度を高くするこ
とができる。また、２０μｍの膜厚のｎ＋層を形成する
には、従来の不純物拡散法では４時間程度要していたも
のが、ポリシリコン１１３０ａではわずか２０分程度で
形成できるため、短時間で膜厚を厚くすることができる
。したがって、所望の膜厚で高濃度なｎ＋層が島２５中
に作業性良く形成できる。
領領域高濃度にｎ型不純物がドープされたポリシリコン
層３０ａと、このポリシリコン層３０ａ中の不純物の拡
散により得られたｎ 拡散１ｔ１３０ｂとにより形成し
ている。ポリシリコン層３０ａは、１０ 〜１０２２ｍ
＋−３程度まで容易かつ正確に不純物濃度を高くするこ
とができる。また、２０μｍの膜厚のｎ＋層を形成する
には、従来の不純物拡散法では４時間程度要していたも
のが、ポリシリコン１１３０ａではわずか２０分程度で
形成できるため、短時間で膜厚を厚くすることができる
。したがって、所望の膜厚で高濃度なｎ＋層が島２５中
に作業性良く形成できる。
その結果、この島２５中に電界効果トランジスタ１０Ａ
を製造する場合は、ポリシリコン層３０ａ及び拡散１ｉ
１３０ｂをドレイン電極９とオーミック接続することで
、オン抵抗値、ドレイン−ソース間の順方向電圧を極力
小さくでき、島２５中に接合型トランジスタ１０Ｂを製
造する場合は、ポリシリコン層３０ａ及び拡散Ｊｉ１３
０ｂをコレクタ電極１７とオーミック接続することで、
コレクターエミッタ間飽和電圧を極力小さくできる。
を製造する場合は、ポリシリコン層３０ａ及び拡散１ｉ
１３０ｂをドレイン電極９とオーミック接続することで
、オン抵抗値、ドレイン−ソース間の順方向電圧を極力
小さくでき、島２５中に接合型トランジスタ１０Ｂを製
造する場合は、ポリシリコン層３０ａ及び拡散Ｊｉ１３
０ｂをコレクタ電極１７とオーミック接続することで、
コレクターエミッタ間飽和電圧を極力小さくできる。
また、ｎ＋拡散層３０ｂは、絶縁１［１２の形成時に同
時に形成されるため、従来に比べ製造工程数が増えるこ
ともない。
時に形成されるため、従来に比べ製造工程数が増えるこ
ともない。
なお、上記実施例では、素子分離型複合素子の半導体装
置を例に挙げたが、この発明は、半導体素子の能動領域
中に所望の膜厚で高濃度な電極領域を必要とするすべて
の半導体装置に適用することができる。
置を例に挙げたが、この発明は、半導体素子の能動領域
中に所望の膜厚で高濃度な電極領域を必要とするすべて
の半導体装置に適用することができる。
以上説明したように、この発明によれば、電極領域を、
能動領域内に形成された所定の導電型の不純物を高濃度
に含む多結晶半導体層と、この多結晶半動体層を拡散源
とした拡散により形成可能な拡散層とから構成するため
、所望の膜厚で１Ｍｍ度な電極領域を有することができ
る効果がある。
能動領域内に形成された所定の導電型の不純物を高濃度
に含む多結晶半導体層と、この多結晶半動体層を拡散源
とした拡散により形成可能な拡散層とから構成するため
、所望の膜厚で１Ｍｍ度な電極領域を有することができ
る効果がある。
第１図はこの発明の一実施例である素子分離型複合素子
構造の半導体装置を示す断面図、第２図は第１図で示し
た半導体装置の製造方法を示す断面図、第３図は従来の
素子分離型複合素子構造の半導体装置を示す断面図、第
４図は第３図で示した半導体装置の製造方法を示す断面
図、第５図は電界効果トランジスタ及びバイポーラトラ
ンジスタの製造方法を示す断面図である。 図において、１はｎ”ポリシリコン基体、２は絶縁膜、
３０ａはポリシリコン層、３０ｂはｎ＋拡散層、４はｎ
−層、２１はｎ″基板、２４はｎ−ポリシリコン層であ
る。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第２図（ぞの１） ２４・・・ｎ−ポリシリコン層 第 図（その２） 第 図 第４図（イの１） 第 図（その２）
構造の半導体装置を示す断面図、第２図は第１図で示し
た半導体装置の製造方法を示す断面図、第３図は従来の
素子分離型複合素子構造の半導体装置を示す断面図、第
４図は第３図で示した半導体装置の製造方法を示す断面
図、第５図は電界効果トランジスタ及びバイポーラトラ
ンジスタの製造方法を示す断面図である。 図において、１はｎ”ポリシリコン基体、２は絶縁膜、
３０ａはポリシリコン層、３０ｂはｎ＋拡散層、４はｎ
−層、２１はｎ″基板、２４はｎ−ポリシリコン層であ
る。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第２図（ぞの１） ２４・・・ｎ−ポリシリコン層 第 図（その２） 第 図 第４図（イの１） 第 図（その２）
Claims (2)
- （１）半導体基板と、 前記半導体基板上に形成された少なくとも１つの能動領
域と、 前記能動領域内に形成された、所定の導電型の不純物を
高濃度に含む多結晶半導体層および該多結晶半導体層の
周囲に形成された前記所定の導電型の拡散層より成る電
極領域とを備える半導体装置。 - （２）半導体基板を準備する工程と、 前記半導体基板上に能動領域を形成する工程と、前記能
動領域内に所定の導電型の不純物を高濃度に含む多結晶
半導体層を形成する工程と、前記多結晶半導体層を拡散
源として前記所定の導電型の不純物を拡散し、前記多結
晶半導体層の周囲に拡散層を形成する工程とを備え、前
記拡散層は前記多結晶半導体層とともに電極領域を形成
している半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021684A JP2757872B2 (ja) | 1989-01-31 | 1989-01-31 | 半導体装置及びその製造方法 |
| DE4002673A DE4002673C2 (de) | 1989-01-31 | 1990-01-30 | Verfahren zur Herstellung einer Halbleiteranordnung |
| US07/652,221 US5246877A (en) | 1989-01-31 | 1991-02-06 | Method of manufacturing a semiconductor device having a polycrystalline electrode region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021684A JP2757872B2 (ja) | 1989-01-31 | 1989-01-31 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02202032A true JPH02202032A (ja) | 1990-08-10 |
| JP2757872B2 JP2757872B2 (ja) | 1998-05-25 |
Family
ID=12061894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1021684A Expired - Lifetime JP2757872B2 (ja) | 1989-01-31 | 1989-01-31 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2757872B2 (ja) |
| DE (1) | DE4002673C2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2567472B2 (ja) * | 1989-05-24 | 1996-12-25 | 日産自動車株式会社 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63124576A (ja) * | 1986-11-14 | 1988-05-28 | Nec Corp | 電界効果トランジスタ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3722079A (en) * | 1970-06-05 | 1973-03-27 | Radiation Inc | Process for forming buried layers to reduce collector resistance in top contact transistors |
| JPS60186036A (ja) * | 1984-03-05 | 1985-09-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体基板の製造方法 |
-
1989
- 1989-01-31 JP JP1021684A patent/JP2757872B2/ja not_active Expired - Lifetime
-
1990
- 1990-01-30 DE DE4002673A patent/DE4002673C2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63124576A (ja) * | 1986-11-14 | 1988-05-28 | Nec Corp | 電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4002673A1 (de) | 1990-08-02 |
| DE4002673C2 (de) | 1998-01-22 |
| JP2757872B2 (ja) | 1998-05-25 |
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Legal Events
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