JPS62111448A - スル−ホ−ルの形成方法 - Google Patents
スル−ホ−ルの形成方法Info
- Publication number
- JPS62111448A JPS62111448A JP25026985A JP25026985A JPS62111448A JP S62111448 A JPS62111448 A JP S62111448A JP 25026985 A JP25026985 A JP 25026985A JP 25026985 A JP25026985 A JP 25026985A JP S62111448 A JPS62111448 A JP S62111448A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- layer
- hole
- amorphous silicon
- silicon layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔）既 要〕
コンタクトホールの段差を無くすために、コンタクトホ
ールの側面に選択的に非晶質シリコン層を形成し、弗化
物をソースとする高融点金属のシリコン上への選択気相
成長手段により該コンタクトホール側面の非晶質シリコ
ンを核にしてその側面から高融点金属を気相成長させる
ことにより、コンタクトホールが上面迄完全に高融点金
属で埋込まれてなるスルーホールを形成する方法。
ールの側面に選択的に非晶質シリコン層を形成し、弗化
物をソースとする高融点金属のシリコン上への選択気相
成長手段により該コンタクトホール側面の非晶質シリコ
ンを核にしてその側面から高融点金属を気相成長させる
ことにより、コンタクトホールが上面迄完全に高融点金
属で埋込まれてなるスルーホールを形成する方法。
本発明はスルーホールの形成方法に係り、特に半導体装
置の絶縁膜に形成する配線接続用のスルーホールの形成
方法に関する。
置の絶縁膜に形成する配線接続用のスルーホールの形成
方法に関する。
半導体集積回路（ＩＣ）の回路規模が大幅に拡大し集積
度が高まるに伴って、該ＩＣに配設される素子や配線が
微細且つ高密度化されており、且つ配線構造も多層配線
に移行して来ている。
度が高まるに伴って、該ＩＣに配設される素子や配線が
微細且つ高密度化されており、且つ配線構造も多層配線
に移行して来ている。
かかる状況において、従来行われていた絶縁膜のりフロ
ー処理或いは特殊エツチング手段によって配線コンタク
トホールの側面を斜面状に形成することによってスパッ
タリング法等によって形成される配線金属層のカバレー
ジを向上するコンタクトホール部での配線層の断線防止
手段が、該コンタクトホールの専有面積の拡大を伴うた
めに採用不能になり、該コンタクトホールばその側面が
ほぼ垂直な状態の侭で用いられるようになって来ている
。
ー処理或いは特殊エツチング手段によって配線コンタク
トホールの側面を斜面状に形成することによってスパッ
タリング法等によって形成される配線金属層のカバレー
ジを向上するコンタクトホール部での配線層の断線防止
手段が、該コンタクトホールの専有面積の拡大を伴うた
めに採用不能になり、該コンタクトホールばその側面が
ほぼ垂直な状態の侭で用いられるようになって来ている
。
そのためコンタクトホール部での配線層の断線は増加し
、ＩＣの製造歩留りや信頼性が低下する傾向にあり、集
積度を低下させずに上記コンタクト部における配線層の
断線を防止する方法が要望されている。
、ＩＣの製造歩留りや信頼性が低下する傾向にあり、集
積度を低下させずに上記コンタクト部における配線層の
断線を防止する方法が要望されている。
かかる要望に応える手段として、多層配線構造等におい
ては、配線コンタク（・ホールに金属層を埋め込み、こ
れによってコンタクトホールの段差を軽減し上層の配線
金属層のカバレージを改善して、上Ｎ配線の断線を防止
する方法が提案されている。
ては、配線コンタク（・ホールに金属層を埋め込み、こ
れによってコンタクトホールの段差を軽減し上層の配線
金属層のカバレージを改善して、上Ｎ配線の断線を防止
する方法が提案されている。
この際従来は第２図（ａｌ〜（ｄｉの工程断面図に示す
ような方法が用いられていた。
ような方法が用いられていた。
即し第２図（ａ）に示すように、図示しない半導体素子
が形成された半導体基板１上に下層絶縁膜２を形成し、
該下層絶縁膜２上に図示しない半導体素子に接続するア
ルミニウム等よりなる下層配線３が形成されてなる被処
理基板上に、燐珪酸ガラス（ＰＳＧ）等よりなる眉間絶
縁膜４を形成し、該眉間絶縁膜４に下層配線３を表出す
る開孔（コンタクトホール）５を形成する。
が形成された半導体基板１上に下層絶縁膜２を形成し、
該下層絶縁膜２上に図示しない半導体素子に接続するア
ルミニウム等よりなる下層配線３が形成されてなる被処
理基板上に、燐珪酸ガラス（ＰＳＧ）等よりなる眉間絶
縁膜４を形成し、該眉間絶縁膜４に下層配線３を表出す
る開孔（コンタクトホール）５を形成する。
次いで第２図（ｂｌに示すように、上記開孔５の底面即
ち開孔５内に表出する下層配線３の表面に選択的に非晶
質シリコン層６を数１００〜１０００人程度の厚さに堆
積した後、第２図（Ｃ）に示すように、例えば６弗化タ
ングステン（ＷＦ、 ）を用いる化学気相成長（ＣＶＤ
）法により前記非晶質シリコン層６上に該シリコン層を
核としてタングステン層７を選択的に成長せしめて該開
孔５内をこのタングステンＮ７によって埋める方法であ
った。
ち開孔５内に表出する下層配線３の表面に選択的に非晶
質シリコン層６を数１００〜１０００人程度の厚さに堆
積した後、第２図（Ｃ）に示すように、例えば６弗化タ
ングステン（ＷＦ、 ）を用いる化学気相成長（ＣＶＤ
）法により前記非晶質シリコン層６上に該シリコン層を
核としてタングステン層７を選択的に成長せしめて該開
孔５内をこのタングステンＮ７によって埋める方法であ
った。
しかし上記従来の方法においては、上記開孔５内に選択
成長し得るタングステン層７の厚さは４０００〜５００
０人程度であり、１堆積程度の厚さに形成される層間絶
縁膜４の上記開孔５はその深さの半分程度しか該タング
ステン層７で埋めることが出来ない。そこで段差の軽減
が不充分なために、第２図（ｄｌに示すように、該開孔
５上に形成される上層配線８のカバレージが不充分にな
り、該開孔部における上層配＆５！ ８の断線が完全に
防止出来ないという問題があった。
成長し得るタングステン層７の厚さは４０００〜５００
０人程度であり、１堆積程度の厚さに形成される層間絶
縁膜４の上記開孔５はその深さの半分程度しか該タング
ステン層７で埋めることが出来ない。そこで段差の軽減
が不充分なために、第２図（ｄｌに示すように、該開孔
５上に形成される上層配線８のカバレージが不充分にな
り、該開孔部における上層配＆５！ ８の断線が完全に
防止出来ないという問題があった。
上記問題点は第１図に示すように、金属若しくは半導体
層（３）上に形成した絶縁膜（４）に該金属若しくは半
導体層（３）を表出する開孔（５）を形成する工程と、
該開孔（５）の側面に選択的に非晶質シリコン層（６）
を形成する工程と、該開孔（５）側面の非晶質シリコン
層（６）を核にして該開孔（５）内に選択的に高融点金
属Ｎ（７）を気相成長せしめて該開孔（５）を該高融点
金属層（７）により埋込む工程とを含む本発明によるス
ルーホール（１０５）の形成方法によって解決される。
層（３）上に形成した絶縁膜（４）に該金属若しくは半
導体層（３）を表出する開孔（５）を形成する工程と、
該開孔（５）の側面に選択的に非晶質シリコン層（６）
を形成する工程と、該開孔（５）側面の非晶質シリコン
層（６）を核にして該開孔（５）内に選択的に高融点金
属Ｎ（７）を気相成長せしめて該開孔（５）を該高融点
金属層（７）により埋込む工程とを含む本発明によるス
ルーホール（１０５）の形成方法によって解決される。
弗化物をソースとした高融点金属の化学気相成長は、絶
縁膜から表出しているシリコン材料上にその結晶性の有
無に関わらず選択的に成長する特徴を持っている。
縁膜から表出しているシリコン材料上にその結晶性の有
無に関わらず選択的に成長する特徴を持っている。
本発明は絶縁膜に形成したコンタクトホールの側面に選
択的に非晶質シリコン層を形成した後、上記選択成長技
術を用いコンタクトホール内に該コンタクトホール側面
の非晶質シリコン層を核にして該コンタクトホールの側
面から中心に向かって順次タングステン層等の高融点金
属層を成長せしめる。
択的に非晶質シリコン層を形成した後、上記選択成長技
術を用いコンタクトホール内に該コンタクトホール側面
の非晶質シリコン層を核にして該コンタクトホールの側
面から中心に向かって順次タングステン層等の高融点金
属層を成長せしめる。
該化学気相成長において高融点金属層はコンタクトホー
ルの全側面上の非晶質シリコン層を核として成長するの
で従来よりも厚く成長することが可能であり、高集積度
ＩＣにおいて通常１μｍ以下程度に形成されるコンタク
トホールはその上面まで完全に高融点金属層で埋められ
る。
ルの全側面上の非晶質シリコン層を核として成長するの
で従来よりも厚く成長することが可能であり、高集積度
ＩＣにおいて通常１μｍ以下程度に形成されるコンタク
トホールはその上面まで完全に高融点金属層で埋められ
る。
かくて該配線コンタクト窓部における段差は解消され、
該コンタクト窓部における上層配線層のステップカバレ
ージの問題は解消し、上層配線の断線は防止される。
該コンタクト窓部における上層配線層のステップカバレ
ージの問題は解消し、上層配線の断線は防止される。
以下本発明を第１図（ａ）〜（Ｑ）に示す工程断面図を
参照し、多層配線を形成する際の実施例により具体的に
説明する。
参照し、多層配線を形成する際の実施例により具体的に
説明する。
第１図（ａ）参照
本発明のスルーホール形成方法を用いて例えば半導体装
置における多層配線構造を形成するに際しては、通常の
方法により図示しない半導体素子が形成された半導体基
板１上に例えば二酸化シリコン（ＳｉＯｚ）或いはＰＳ
Ｇ等よりなる下層絶縁膜２が形成され、該下層絶縁膜２
上に前記図示しない半導体素子に接続されたアルミニウ
ム（ＡＩ）等よりなる下層配線３が形成されてなる被処
理基板上に通常通りＰＳＧよりなる厚さ１μｍ程度の層
間絶縁膜４を形成する。
置における多層配線構造を形成するに際しては、通常の
方法により図示しない半導体素子が形成された半導体基
板１上に例えば二酸化シリコン（ＳｉＯｚ）或いはＰＳ
Ｇ等よりなる下層絶縁膜２が形成され、該下層絶縁膜２
上に前記図示しない半導体素子に接続されたアルミニウ
ム（ＡＩ）等よりなる下層配線３が形成されてなる被処
理基板上に通常通りＰＳＧよりなる厚さ１μｍ程度の層
間絶縁膜４を形成する。
そして通常通り基板面に垂直な方向に優勢な異方性を有
するリアクティブ・イオンエツチング（ＲＩＥ）処理を
用いるフォトリソグラフィ技術により該層間絶縁膜４に
下層配線３の一部を表出する１μｍ口程度の大きざの開
孔（コンタクトホール）５を形成する。
するリアクティブ・イオンエツチング（ＲＩＥ）処理を
用いるフォトリソグラフィ技術により該層間絶縁膜４に
下層配線３の一部を表出する１μｍ口程度の大きざの開
孔（コンタクトホール）５を形成する。
第１図（ｂ）参照
次いでモノシラン（Ｓｉ）Ｉ−）を用いる通常のＣＶＤ
法により上記開孔５の内面を含む眉間絶縁膜４上に厚さ
数１００〜１０００人程度の非晶質堆積コン層６を形成
する。
法により上記開孔５の内面を含む眉間絶縁膜４上に厚さ
数１００〜１０００人程度の非晶質堆積コン層６を形成
する。
第１図（Ｃ）参照
次いで塩素（ＣＩ）系のガスを用いる全面［Ｅ処理によ
り層間絶縁膜４上の非晶質シリコン層６を除去する。こ
のＲＩＥ処理は基板面に垂直方向な異方性を有するので
上記層間絶縁膜４上及び該層間絶縁膜４の開孔５の底面
の非晶質シリコン層６が除去された時点で該開孔５の側
面に、垂直方向の厚ざが見掛は上厚く形成されていた非
晶質シリコン層６が選択的に残留する。
り層間絶縁膜４上の非晶質シリコン層６を除去する。こ
のＲＩＥ処理は基板面に垂直方向な異方性を有するので
上記層間絶縁膜４上及び該層間絶縁膜４の開孔５の底面
の非晶質シリコン層６が除去された時点で該開孔５の側
面に、垂直方向の厚ざが見掛は上厚く形成されていた非
晶質シリコン層６が選択的に残留する。
第１図（ｄ）参照
次いで６弗化タングステン（Ｗｈ ）をソースとしたＣ
ＶＤ法により、上記層間絶縁膜４の開孔５内にその側面
の非晶質シリコン層６を核にしてタングステン層７を選
択成長させる。
ＶＤ法により、上記層間絶縁膜４の開孔５内にその側面
の非晶質シリコン層６を核にしてタングステン層７を選
択成長させる。
このプロセスにおいては前述したように、タングステン
は、結晶性、あるいは非結晶性に関わらず、シリコン上
には成長するがその他の材料膜特に絶縁膜上には成長し
ない特性が利用される。
は、結晶性、あるいは非結晶性に関わらず、シリコン上
には成長するがその他の材料膜特に絶縁膜上には成長し
ない特性が利用される。
この工程を終了した時点で該開孔５はその全側面の非晶
質シリコン層６の表面から該開孔５の中心に向かって成
長した上記タングステン層７によって上面まで埋められ
、眉間絶縁膜４の上面との間に段差のないスルーホール
１０５が形成される。
質シリコン層６の表面から該開孔５の中心に向かって成
長した上記タングステン層７によって上面まで埋められ
、眉間絶縁膜４の上面との間に段差のないスルーホール
１０５が形成される。
なお上記金属によるコンタクトホールの埋込みはタング
ステンに限らず、弗化モリブデン等地の高融点金属弗化
物をソースとするＣＶＤ法によっても達成できる。
ステンに限らず、弗化モリブデン等地の高融点金属弗化
物をソースとするＣＶＤ法によっても達成できる。
第１図（ｅｌ参照
次いで通常の方法により該スルーホール１０５上にアル
ミニウム等よりなる上層配線８が形成されて、多層配線
構造が完成する。
ミニウム等よりなる上層配線８が形成されて、多層配線
構造が完成する。
上記実施例においては本発明を多層配線構造について説
明したが、本発明の方法はシリコン面が表出している下
層絶縁膜のコンタクトホールの段“差を解消する際にも
勿論適用される。
明したが、本発明の方法はシリコン面が表出している下
層絶縁膜のコンタクトホールの段“差を解消する際にも
勿論適用される。
なお又本発明は、半導体装置の他、バブルメモリ、厚膜
回路、薄膜回路等にも適用される。
回路、薄膜回路等にも適用される。
以上説明のように本発明のスルーホール形成方法によれ
ば、スルーホールの側面を斜面状に形成して配線金属層
のカバレージを改善することが集積度向上のために不可
能で、且つ微細なスルーホールが用いられる高密度集積
回路においても、スルーホール部における配線金属層の
カバレージ不良による断線等を発生することなく安定し
た配線接続を行うことができるので、高密度集積回路の
製造歩留り及び信頼性が向上する。
ば、スルーホールの側面を斜面状に形成して配線金属層
のカバレージを改善することが集積度向上のために不可
能で、且つ微細なスルーホールが用いられる高密度集積
回路においても、スルーホール部における配線金属層の
カバレージ不良による断線等を発生することなく安定し
た配線接続を行うことができるので、高密度集積回路の
製造歩留り及び信頼性が向上する。
第１図（ａｌ〜（ｅ）は本発明の一実施例の工程断面図
で、 第２図（ａｌ〜Ｆｄｌは従来方法の工程断面図である。 図において、 ■は半導体基板、 ２は下層絶縁膜、 ３ば下層配線、 ４ば眉間絶縁膜、 ５は開孔（コンタクトホール）、 ６は非晶質シリコン層、 ７はタングステン層、 ８ば上層配線、 １０５はスルーホール を示す。 革１図
で、 第２図（ａｌ〜Ｆｄｌは従来方法の工程断面図である。 図において、 ■は半導体基板、 ２は下層絶縁膜、 ３ば下層配線、 ４ば眉間絶縁膜、 ５は開孔（コンタクトホール）、 ６は非晶質シリコン層、 ７はタングステン層、 ８ば上層配線、 １０５はスルーホール を示す。 革１図
Claims (1)
- 【特許請求の範囲】 金属若しくは半導体層（３）上に形成した絶縁膜（４）
に該金属若しくは半導体層（３）を表出する開孔（５）
を形成する工程と、 該開孔（５）の側面に選択的に非晶質シリコン層（６）
を形成する工程と、 該開孔（５）側面の非晶質シリコン層（６）を核にして
該開孔（５）内に選択的に高融点金属層（７）を気相成
長せしめて該開孔（５）を該高融点金属層（７）により
埋込む工程とを含むことを特徴とするスルーホールの形
成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25026985A JPS62111448A (ja) | 1985-11-08 | 1985-11-08 | スル−ホ−ルの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25026985A JPS62111448A (ja) | 1985-11-08 | 1985-11-08 | スル−ホ−ルの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62111448A true JPS62111448A (ja) | 1987-05-22 |
Family
ID=17205380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25026985A Pending JPS62111448A (ja) | 1985-11-08 | 1985-11-08 | スル−ホ−ルの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62111448A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008147562A (ja) * | 2006-12-13 | 2008-06-26 | Toshiba Corp | 半導体装置の製造方法及び半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5842227A (ja) * | 1981-09-07 | 1983-03-11 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5893255A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 半導体装置の製造方法 |
-
1985
- 1985-11-08 JP JP25026985A patent/JPS62111448A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5842227A (ja) * | 1981-09-07 | 1983-03-11 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5893255A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008147562A (ja) * | 2006-12-13 | 2008-06-26 | Toshiba Corp | 半導体装置の製造方法及び半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4920403A (en) | Selective tungsten interconnection for yield enhancement | |
| US5498571A (en) | Method of manufacturing a semiconductor device having reliable multi-layered wiring | |
| JPS62118543A (ja) | 半導体集積回路装置 | |
| JPS5842227A (ja) | 半導体装置の製造方法 | |
| JPS63114236A (ja) | 半導体装置の製造方法 | |
| JPH03234020A (ja) | 半導体装置の製造方法 | |
| JPS61112353A (ja) | 多層配線の形成方法 | |
| JPS5999718A (ja) | 半導体装置 | |
| JPH0577331B2 (ja) | ||
| JPS61214449A (ja) | 半導体素子の製造方法 | |
| JP2993044B2 (ja) | 半導体装置の製造方法 | |
| JPH10189606A (ja) | 半導体装置のバンプ及びその製造方法 | |
| JPS60210851A (ja) | 半導体装置とその製造方法 | |
| JPH03280545A (ja) | 半導体装置の配線形成方法 | |
| JPH0338832A (ja) | 半導体装置の配線構造 | |
| JPS61239646A (ja) | 多層配線の形成方法 | |
| JPH0629399A (ja) | 半導体装置の製造方法 | |
| JP2998444B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH02151034A (ja) | 半導体装置の製造方法 | |
| JPH04127425A (ja) | 半導体集積回路の製造方法 | |
| JPS63280442A (ja) | 半導体装置の製造方法 | |
| JPS63164241A (ja) | 半導体装置の製造方法 | |
| JPS5886745A (ja) | 半導体装置 | |
| KR950015606A (ko) | 반도체 소자의 금속배선 형성방법 | |
| JPH05304216A (ja) | 半導体装置 |