JPS6211309A - 波形記憶装置 - Google Patents
波形記憶装置Info
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- JPS6211309A JPS6211309A JP60150981A JP15098185A JPS6211309A JP S6211309 A JPS6211309 A JP S6211309A JP 60150981 A JP60150981 A JP 60150981A JP 15098185 A JP15098185 A JP 15098185A JP S6211309 A JPS6211309 A JP S6211309A
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- waveform
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- sine
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は波形記憶装置に係り、特にＰＳＫやＱＡＭなど
の変調復調回路のように同一位相のサイン波とコサイン
波が必要な場合に好適な波形記憶装置に関する。
の変調復調回路のように同一位相のサイン波とコサイン
波が必要な場合に好適な波形記憶装置に関する。
添付図面の第１３図は従来の波形記憶装置のブロック図
で、特にサイン波の読み出しを行なう構成を例示するも
のである。同図において示すように、ＲＯＭ（リードオ
ンリメモリ）２はアドレス信号Ａ −Ａ をＥＸ
−ＯＲ回路４゜〜４Ｎ−３Ｎ−２ を介して入力し、対応データをＥＸ−ＯＲ回路６ｏ〜６
Ｈ−２を介してデータＤ。−Ｄ Ｈ−２として送出する
。なお、ＥＸ−ＯＲ回路４〜４ に０ト３ はアドレス信号Ａ が入力され、ＥＸ−ＯＲ回路６〜
６ にはアドレス信号Ａ が入力さＯＨ−２Ｎ−１ れる。一方、アドレス信号Ａ はデータＤＨ−１とし
て直接に送出される。
で、特にサイン波の読み出しを行なう構成を例示するも
のである。同図において示すように、ＲＯＭ（リードオ
ンリメモリ）２はアドレス信号Ａ −Ａ をＥＸ
−ＯＲ回路４゜〜４Ｎ−３Ｎ−２ を介して入力し、対応データをＥＸ−ＯＲ回路６ｏ〜６
Ｈ−２を介してデータＤ。−Ｄ Ｈ−２として送出する
。なお、ＥＸ−ＯＲ回路４〜４ に０ト３ はアドレス信号Ａ が入力され、ＥＸ−ＯＲ回路６〜
６ にはアドレス信号Ａ が入力さＯＨ−２Ｎ−１ れる。一方、アドレス信号Ａ はデータＤＨ−１とし
て直接に送出される。
つまり、第１３図の構成において、サイン波の一周期は
アドレス信号Ａ。−ＡＮ−１の指定に従つで２ 等分さ
れ、出力は符号を含むり。−ＤＨ−１のＭビットで与え
られる。一方、ＲＯＭ２にはサイン波の対称性から１７
４周期の波形に対応するデータが格納されており、これ
に対称操作を行なうことにより１周期分のサイン波形を
導出する。つまり、この波形記憶装置に記憶するのは、
符号を除くＭ−１ビツトで表現される１７４周期までの
サイン波形である。
アドレス信号Ａ。−ＡＮ−１の指定に従つで２ 等分さ
れ、出力は符号を含むり。−ＤＨ−１のＭビットで与え
られる。一方、ＲＯＭ２にはサイン波の対称性から１７
４周期の波形に対応するデータが格納されており、これ
に対称操作を行なうことにより１周期分のサイン波形を
導出する。つまり、この波形記憶装置に記憶するのは、
符号を除くＭ−１ビツトで表現される１７４周期までの
サイン波形である。
第３図は１周期を６４分割した場合に、ＲＯＭ２に記憶
される波形を示ず。この場合、アドレス信号Ａ −Ａ
は０〜１５までの１６アドレス０ト２ を指定可能であり、ｎ番目のアドレスにはの位相中の波
形値を記憶する。一方、サイン波の１周期の位相Ｏ〜２
πまでをＮビットの２進数のアドレスＡ −Ａ
で表わした場合、最上位ビＮ−１ ットＡ でサイン波の符号をあられすことができる。
される波形を示ず。この場合、アドレス信号Ａ −Ａ
は０〜１５までの１６アドレス０ト２ を指定可能であり、ｎ番目のアドレスにはの位相中の波
形値を記憶する。一方、サイン波の１周期の位相Ｏ〜２
πまでをＮビットの２進数のアドレスＡ −Ａ
で表わした場合、最上位ビＮ−１ ットＡ でサイン波の符号をあられすことができる。
また、最上位から２ビツト目Ａ は波形の折り返しに
使用される。この場合、最上位から２ビツトを除く残り
のＮ−２ビツトＡ。−ＡＮ−３と、このビットＡ の
排他的論理和をＥＸ−ＯＲ回路４゜〜４ト。でとるこ、
とにより波形の折り返しがなされる。
使用される。この場合、最上位から２ビツトを除く残り
のＮ−２ビツトＡ。−ＡＮ−３と、このビットＡ の
排他的論理和をＥＸ−ＯＲ回路４゜〜４ト。でとるこ、
とにより波形の折り返しがなされる。
一方、下位Ｎ−２ビツトＡ −Ａ をアコ−０ト
３ ドして得られたＲＯＭ２の出力は、ＥＸ−ＯＲ回路６０
〜６Ｈ−２において、ビットごとにアドレス信号Ａ
と同じ信号として与えられる符号ピットＤ と排他的
論理和がとられ、“１″の補数表示のデータＤ −Ｄ
として出力される。出Ｈ−２ 力が単に波高値と符号ビットでよい場合には、ＲＯＭ２
の出力と符号ビットＡ との排他的論即用をとる必要
はなく、そのまま出力すればよい。
３ ドして得られたＲＯＭ２の出力は、ＥＸ−ＯＲ回路６０
〜６Ｈ−２において、ビットごとにアドレス信号Ａ
と同じ信号として与えられる符号ピットＤ と排他的
論理和がとられ、“１″の補数表示のデータＤ −Ｄ
として出力される。出Ｈ−２ 力が単に波高値と符号ビットでよい場合には、ＲＯＭ２
の出力と符号ビットＡ との排他的論即用をとる必要
はなく、そのまま出力すればよい。
ところで、一般に、中・高速音声帯域モデムに用いられ
る変調方式であるＰＳＫ方式やＱＡＭ方式では、直交し
たキャリアを振幅変調し合成している。このような変調
回路では、直交したキャリアとしてサイン波とコサイン
波が必要である。
る変調方式であるＰＳＫ方式やＱＡＭ方式では、直交し
たキャリアを振幅変調し合成している。このような変調
回路では、直交したキャリアとしてサイン波とコサイン
波が必要である。
これに対して従来の波形記憶装置では、１回のアクセス
でサイン波またはコサイン波のいずれが一方の波高値し
か得られない。従って、サイン波とコサイン波の両方を
得るためには、サイン波用、コサイン波用のそれぞれに
対応した波形記憶装置を用意するか、またはサイン波の
アドレスとコサイン波のアドレスをそれぞれ計算し、波
形記憶装置を２回アクセスする必要がある。
でサイン波またはコサイン波のいずれが一方の波高値し
か得られない。従って、サイン波とコサイン波の両方を
得るためには、サイン波用、コサイン波用のそれぞれに
対応した波形記憶装置を用意するか、またはサイン波の
アドレスとコサイン波のアドレスをそれぞれ計算し、波
形記憶装置を２回アクセスする必要がある。
ところが、前者の場合は、同一回路を２つ持つことにな
るため無駄が大きいという問題がある。
るため無駄が大きいという問題がある。
一方、後者の場合についても、アドレスを与えてからＲ
ＯＭのデータを読み出すまでの操作を２度行なう必要が
あるため、アドレを計算し直す等のという欠点がある。
ＯＭのデータを読み出すまでの操作を２度行なう必要が
あるため、アドレを計算し直す等のという欠点がある。
本発明は上記の従来技術の問題点を解消するためになさ
れたもので、１個のＲＯＭから同一位相の第１の波形（
例えばサイン波形）と第２の波形（例えばコサイン波形
）の波高値を得るに当だ・す、サイン波とコサイン波で
ＲＯＭのアドレスを計算し直す必要をなくし、サイン波
またはコサイン波のいずれかの位相に相当するアドレス
を与えるだけで、その位相に対応するサイン波とコサイ
ン波の両方の波高値を導出することを可能とした波形記
憶装置を提供することを目的とする。
れたもので、１個のＲＯＭから同一位相の第１の波形（
例えばサイン波形）と第２の波形（例えばコサイン波形
）の波高値を得るに当だ・す、サイン波とコサイン波で
ＲＯＭのアドレスを計算し直す必要をなくし、サイン波
またはコサイン波のいずれかの位相に相当するアドレス
を与えるだけで、その位相に対応するサイン波とコサイ
ン波の両方の波高値を導出することを可能とした波形記
憶装置を提供することを目的とする。
上記の目的を達成するため本発明は、周期性を有する第
１の波形（例えばサイン波形）を格納する記憶手段と、
記憶手段に対して第１のアドレスを与え第１の波形を読
み出す手段と、切換信号に基づいて第１のアドレスから
第２のアドレスを発生し、これを記憶手段に与えること
により第１の仙ＩＨし７ｈ傾出因ヘス笛り小袖π６１施
）ぼ１４本ノー。
１の波形（例えばサイン波形）を格納する記憶手段と、
記憶手段に対して第１のアドレスを与え第１の波形を読
み出す手段と、切換信号に基づいて第１のアドレスから
第２のアドレスを発生し、これを記憶手段に与えること
により第１の仙ＩＨし７ｈ傾出因ヘス笛り小袖π６１施
）ぼ１４本ノー。
波形）を読み出す手段とを備える波形記憶装置を提供す
るものである。
るものである。
（発明の実施例〕
以下、添付図面を参照しながら本発明の詳細な説明する
。
。
第１図は一実施例のブロック図である。同図において、
サイン波の１周期は２Ｎ等分されているものとし、出力
は符号ビットを含むＭビット（Ｄ 、０ Ｈ−Ｉ Ｈ−２、・・・、Ｄｏ）で与えられるもの
とする。ＲＯＭ２にはサイン波またはコサイン波の１７
４周期分の波高値が格納されている。サイン波またはコ
サイン波の１周期の中で、特定の位相はＮビットのアド
レス信号Ａ −Ａ、、で与えられる。アドレス信号Ａ
−Ａ はサイン／コサＮ−１ イン切換信号ＳＷと共にアドレス変換ロジック１１に入
力される。アドレス変換ロジック１１はアドレス信＠Ａ
−Ａ をサイン波またはコサＮ−１ イン波の１７４周期内の波高値を与えるアドレスに変換
する。
サイン波の１周期は２Ｎ等分されているものとし、出力
は符号ビットを含むＭビット（Ｄ 、０ Ｈ−Ｉ Ｈ−２、・・・、Ｄｏ）で与えられるもの
とする。ＲＯＭ２にはサイン波またはコサイン波の１７
４周期分の波高値が格納されている。サイン波またはコ
サイン波の１周期の中で、特定の位相はＮビットのアド
レス信号Ａ −Ａ、、で与えられる。アドレス信号Ａ
−Ａ はサイン／コサＮ−１ イン切換信号ＳＷと共にアドレス変換ロジック１１に入
力される。アドレス変換ロジック１１はアドレス信＠Ａ
−Ａ をサイン波またはコサＮ−１ イン波の１７４周期内の波高値を与えるアドレスに変換
する。
ＲＯＭ２の読み出しは、アドレス変換ロジック１１で論
理演算された上位３ビツトを除く残りのＮ−３ビツトに
基いて、１７８周期単位にて行なわれる。この１７８周
ＩＩ分のＮ−３ビツトのアドレスをアドレスデコーダ１
２でデコードした結果得られた１本のアドレス線は、サ
イン／コサイン切換ロジック１３によりサイン波の波高
値を得る場合とコサイン波の波高値を得る場合について
、適切なＲＯＭ２のアドレス線に切換えられる。ＲＯＭ
２からの出力については、必要に応じ符号変換回路で符
号ビット５ＩＧＮとの論理演算が行なわれ、適宜形成変
換される。符号変換回路１４からの出力は、サイン／コ
サイン切換信号ＳＷによりサイン出力が選択された場合
はサインレジスタ１５に、コサイン出力が選択された場
合はコサインレジスタ１６に値が取りこまれ、それぞれ
５ＤＨ−２〜ＳＤ 、ＣＤ −ＣＤｏとして送出
される。な０ト２ お、符号ビット５ＩＧＮは、アドレス変換ロジック１１
で与えられたアドレスＡ ／Ａ とすＮ−２Ｎ
−１ イン／コサイン切換信号ＳＷから求められる。
理演算された上位３ビツトを除く残りのＮ−３ビツトに
基いて、１７８周期単位にて行なわれる。この１７８周
ＩＩ分のＮ−３ビツトのアドレスをアドレスデコーダ１
２でデコードした結果得られた１本のアドレス線は、サ
イン／コサイン切換ロジック１３によりサイン波の波高
値を得る場合とコサイン波の波高値を得る場合について
、適切なＲＯＭ２のアドレス線に切換えられる。ＲＯＭ
２からの出力については、必要に応じ符号変換回路で符
号ビット５ＩＧＮとの論理演算が行なわれ、適宜形成変
換される。符号変換回路１４からの出力は、サイン／コ
サイン切換信号ＳＷによりサイン出力が選択された場合
はサインレジスタ１５に、コサイン出力が選択された場
合はコサインレジスタ１６に値が取りこまれ、それぞれ
５ＤＨ−２〜ＳＤ 、ＣＤ −ＣＤｏとして送出
される。な０ト２ お、符号ビット５ＩＧＮは、アドレス変換ロジック１１
で与えられたアドレスＡ ／Ａ とすＮ−２Ｎ
−１ イン／コサイン切換信号ＳＷから求められる。
このような構成において、アドレス信号Ａ。〜Ａ の
最上位ビットＡ および第２ビット目Ｎ−Ｉ
Ｎ−１ Ａ は、サイン波およびコサイン波の出力波形の極性
に対応するためにサイン／コサイン切換信号ＳＷと論理
処理され、符号ビット５ＩＧＮとして用いられる。一方
、アドレス信号Ａ。−ＡＮ−１の第２ビツト目Ａ は
、サイン波またはコサイン波のデータの折り返し用とし
て作用する。また、第３ビツト目Ａ は、サイン波か
らコサイン波またはコサイン波からサイン波へのデータ
変換の折り返し用、つまり１７８周期を与える信号とし
て作用する。
最上位ビットＡ および第２ビット目Ｎ−Ｉ
Ｎ−１ Ａ は、サイン波およびコサイン波の出力波形の極性
に対応するためにサイン／コサイン切換信号ＳＷと論理
処理され、符号ビット５ＩＧＮとして用いられる。一方
、アドレス信号Ａ。−ＡＮ−１の第２ビツト目Ａ は
、サイン波またはコサイン波のデータの折り返し用とし
て作用する。また、第３ビツト目Ａ は、サイン波か
らコサイン波またはコサイン波からサイン波へのデータ
変換の折り返し用、つまり１７８周期を与える信号とし
て作用する。
この場合、まずアドレスデコーダ１２はアドレス変換ロ
ジック１１で変換した （Ａ ＋Ａ ）、（Ａ ＋Ａ ）、・・・
。
ジック１１で変換した （Ａ ＋Ａ ）、（Ａ ＋Ａ ）、・・・
。
ＯＮ−３１Ｎ−３
（Ａ ＋Ａ ＞
Ｎ−４Ｎ−３
なるアドレス信号によって、Ａ−２，２’、・・・。
θ
２までのラインの１本を付勢してサイン／コサイン切換
ロジック１３に送出する。一方、アト換信＠ＳＷ１アド
レスＡ 、Ａ からＮ−２ＮＮ− ３ｘ＝ｓΦ・（ＡＮ−２０ＡＮ−３） なる切換信号を発生し、サイン／コサイン切換ロジック
１３に与える。サイン／コサイン切換信号ツク１３は、
信号Ｘに基づいてＡ＝２ ．２ 。
ロジック１３に送出する。一方、アト換信＠ＳＷ１アド
レスＡ 、Ａ からＮ−２ＮＮ− ３ｘ＝ｓΦ・（ＡＮ−２０ＡＮ−３） なる切換信号を発生し、サイン／コサイン切換ロジック
１３に与える。サイン／コサイン切換信号ツク１３は、
信号Ｘに基づいてＡ＝２ ．２ 。
・・・、２ までのラインのそれぞれをＰまたはＱの
いずれかに割り振る。その結果、ＲＯＭ２には２ −Ｐ
、２ −Ｑ、２ −Ｐ、２１−Ｑ、・・・。
いずれかに割り振る。その結果、ＲＯＭ２には２ −Ｐ
、２ −Ｑ、２ −Ｐ、２１−Ｑ、・・・。
Ｎ−２Ｎ−２Ｎ−２
２−Ｐ、２ −Ｑの２ 本のラインのうち１本を付
勢する形でアドレスデコード信号が入力される。
勢する形でアドレスデコード信号が入力される。
一方、アドレス変換ロジックでは、
ＳＩＧＮ−ＡＮ−１０（ＡＭ−２＊ＳＷ）なる論理演算
を実施し、出力波形の符号を発生している。
を実施し、出力波形の符号を発生している。
上述のような論理処理の結果、ＲＯＭ２のアドレスは下
表のように指定される。
表のように指定される。
つまり、５Ｗ＝１の場合と５Ｗ＝Ｏの場合で、ＲＯＭ２
のアドレスＡ で数えて４ビツト分、符号５ＩＧＮの
一致まで含めると１２ビット分の差分を持った全く同じ
アドレスを指定される。つまり、 なる式より、ＲＯＭ２からは□π分だけ遅延したデータ
、つまりサイン波に対するコサイン波が導出されること
となる。換言すれば、サイン／コサイン切換信号ＳＷの
切換によって、あるアドレス信ＱＡ −Ａ に対
応するサイン波とコナＯＨ−２ イン並を得ることができる。すなわち、ＲＯＭからはサ
イン波またはコサイン波の波高値に対応するＭ−１ビツ
トのデータＤ。〜Ｄ Ｈ−２を得ることができるもので
ある。
のアドレスＡ で数えて４ビツト分、符号５ＩＧＮの
一致まで含めると１２ビット分の差分を持った全く同じ
アドレスを指定される。つまり、 なる式より、ＲＯＭ２からは□π分だけ遅延したデータ
、つまりサイン波に対するコサイン波が導出されること
となる。換言すれば、サイン／コサイン切換信号ＳＷの
切換によって、あるアドレス信ＱＡ −Ａ に対
応するサイン波とコナＯＨ−２ イン並を得ることができる。すなわち、ＲＯＭからはサ
イン波またはコサイン波の波高値に対応するＭ−１ビツ
トのデータＤ。〜Ｄ Ｈ−２を得ることができるもので
ある。
ＲＯＭ２のＭ−１ビツト出力データＤ。〜Ｄ とは符
号５ＩＧＮは符号変換回路１４に入力され、符号５ＩＧ
Ｎを最上位ビットとするデータに変換され、サインレジ
スタ１５、コサインレジスタ１６に与えられる。サイン
レジスタ１５、コサインレジスタ１６にはサイン／コサ
イン切換信＠ＳＷが与えられており、いずれかのレジス
タが符号変換回路１４の出力データを選択的にラッチす
る。その結果、サインレジスタ１５からはサインデータ
５Ｄ−８Ｄ、コサインレジスタ０ト１ １６からはコサインデータＣＤ −ＣＤ が出Ｈ
−１ カされることとなる。
号５ＩＧＮは符号変換回路１４に入力され、符号５ＩＧ
Ｎを最上位ビットとするデータに変換され、サインレジ
スタ１５、コサインレジスタ１６に与えられる。サイン
レジスタ１５、コサインレジスタ１６にはサイン／コサ
イン切換信＠ＳＷが与えられており、いずれかのレジス
タが符号変換回路１４の出力データを選択的にラッチす
る。その結果、サインレジスタ１５からはサインデータ
５Ｄ−８Ｄ、コサインレジスタ０ト１ １６からはコサインデータＣＤ −ＣＤ が出Ｈ
−１ カされることとなる。
第２図は第１図の実施例について、１周期を６４等分し
た場合に対応させた波形記憶装置のブロック図である。
た場合に対応させた波形記憶装置のブロック図である。
この場合、アドレスはＡｏ−Ａ５の６ビツトのアドレス
信号で与えられる。ここで行なわれる論理処理は、第１
図で説明した場合と全く同じである。
信号で与えられる。ここで行なわれる論理処理は、第１
図で説明した場合と全く同じである。
第３図はサイン波のＯ〜π／２（１／４周期分）までの
ＲＯＭ２のアドレス１６個分に対応する出力波形図であ
り、第４図はこの波形記憶装置から得られるサイン波お
よびコサイン波の１周期分の波は、第３図の１／４彼形
に対称操作を行なうことにより得られる。従って、ＲＯ
Ｍ２の出力をアクセスする順序および符号を適当な手段
で変換すれば、１７４周期分のＲＯＭ２から１周期分の
波形を得ることができる。
ＲＯＭ２のアドレス１６個分に対応する出力波形図であ
り、第４図はこの波形記憶装置から得られるサイン波お
よびコサイン波の１周期分の波は、第３図の１／４彼形
に対称操作を行なうことにより得られる。従って、ＲＯ
Ｍ２の出力をアクセスする順序および符号を適当な手段
で変換すれば、１７４周期分のＲＯＭ２から１周期分の
波形を得ることができる。
コサイン波は同一位相のサイン波に対してπ／またけ進
んだ波形となる。従って、位相に対応して与えられたア
ドレスをデコードし、サイン波の波高値を出力したあと
、デコーダの出力を切換えてコサイン波形の波高値を出
力するよう構成すれば、−回だけ波形記憶装置にアドレ
スを与えることにより、サイン／コサイン切換信号によ
ってサイン波の波高値とコサイン波の波高値の両方を得
ることができる。
んだ波形となる。従って、位相に対応して与えられたア
ドレスをデコードし、サイン波の波高値を出力したあと
、デコーダの出力を切換えてコサイン波形の波高値を出
力するよう構成すれば、−回だけ波形記憶装置にアドレ
スを与えることにより、サイン／コサイン切換信号によ
ってサイン波の波高値とコサイン波の波高値の両方を得
ることができる。
第５図はＲＯＭ２内のデータの構成例を示している。記
憶されている波高値は第３図に示したものと同じである
が、同一位相のサイン波、コサイン波両方の波高値を一
組ずつ並ぶように配置した点が異なる。従って、奇数番
目は０〜π／４までのコサイン波の値である。従って、
サイン波のアドレスをデコードしたとき、隣りのアドレ
スの値がコサイン波の値になる。そのため、アドレスの
デコードはサイン波についてのみでよく、コサイン波に
ついてはアドレスをデコードした結果をサイン／コサイ
ン切換信号ＳＷに基いて切換えるだけでよい。
憶されている波高値は第３図に示したものと同じである
が、同一位相のサイン波、コサイン波両方の波高値を一
組ずつ並ぶように配置した点が異なる。従って、奇数番
目は０〜π／４までのコサイン波の値である。従って、
サイン波のアドレスをデコードしたとき、隣りのアドレ
スの値がコサイン波の値になる。そのため、アドレスの
デコードはサイン波についてのみでよく、コサイン波に
ついてはアドレスをデコードした結果をサイン／コサイ
ン切換信号ＳＷに基いて切換えるだけでよい。
本実施例ではサイン波の値は１７４周期分のみが使用さ
れているため、１周期分のサイン波を得るためにはアド
レスを変換して１７４周期分の波形のアドレスに変換す
る必要がある。ざらに、アドレスデコーダ１２は１７８
周期分のみをデコードし、サイン／コサイン切換信号Ｓ
Ｗとの論理演拝により残り１７８周期分をアドレスする
構成となっている。
れているため、１周期分のサイン波を得るためにはアド
レスを変換して１７４周期分の波形のアドレスに変換す
る必要がある。ざらに、アドレスデコーダ１２は１７８
周期分のみをデコードし、サイン／コサイン切換信号Ｓ
Ｗとの論理演拝により残り１７８周期分をアドレスする
構成となっている。
一方、サイン波またはコサイン波の出力の符号は、サイ
ン／コサイン切換信号ＳＷと、アドレス入力の最上位ビ
ットＡ と、次のビットＡＮ−２の３ビツトの情報か
ら求められる。また、アドレスデコーダ１２へのアドレ
ス入力は、上位３ビツトを除く残りのピッ１−を上位２
ビツトと論理演算して求められる。これは、π〜２πま
での波形がＯ〜πまでの波形の符号を反転して得られる
ことによる。
ン／コサイン切換信号ＳＷと、アドレス入力の最上位ビ
ットＡ と、次のビットＡＮ−２の３ビツトの情報か
ら求められる。また、アドレスデコーダ１２へのアドレ
ス入力は、上位３ビツトを除く残りのピッ１−を上位２
ビツトと論理演算して求められる。これは、π〜２πま
での波形がＯ〜πまでの波形の符号を反転して得られる
ことによる。
第２図に示した回路例では、出力の符号ビットはサイン
／コサイン切換信号ＳＷと、アドレスの上位２ビツトＡ
、Ａ から求められる。下位３ビットＡ、Ａ、Ａ
ｏはＡ３ビットと排他的論即用をとった後、アドレスデ
コーダ１２に入力される。アドレスデコーダ１２は８本
のアドレスのうち１木をデコードし、サイン／コサイン
切換ロジック１３でサイン出力の場合とコサイン出力の
場合で、適当なＲＯＭ２のアドレスに接続される。
／コサイン切換信号ＳＷと、アドレスの上位２ビツトＡ
、Ａ から求められる。下位３ビットＡ、Ａ、Ａ
ｏはＡ３ビットと排他的論即用をとった後、アドレスデ
コーダ１２に入力される。アドレスデコーダ１２は８本
のアドレスのうち１木をデコードし、サイン／コサイン
切換ロジック１３でサイン出力の場合とコサイン出力の
場合で、適当なＲＯＭ２のアドレスに接続される。
第６図は第２図に示したサイン／コサイン切換ロジック
１３の１ブロック分の回路例を示す回路構成図である。
１３の１ブロック分の回路例を示す回路構成図である。
入力Ｓが高レベルである場合はアドレスデコーダ１２か
らの入力Ａは出力Ｑに接続され、出力Ｐは接地レベルに
保たれる。一方、入力Ｓが低レベルである場合は、デコ
ーダからの入力Ａは出力Ｐに接続され、出力Ｑは接地レ
ベルに保たれる。ＲＯＭ２のアドレスが定まった後、Ｒ
ＯＭ２から出力されるデータはサイン／コサイン切換信
号ＳＷにより、サインレジスタ１５またはコサインレジ
スタ１６に一時記憶される。
らの入力Ａは出力Ｑに接続され、出力Ｐは接地レベルに
保たれる。一方、入力Ｓが低レベルである場合は、デコ
ーダからの入力Ａは出力Ｐに接続され、出力Ｑは接地レ
ベルに保たれる。ＲＯＭ２のアドレスが定まった後、Ｒ
ＯＭ２から出力されるデータはサイン／コサイン切換信
号ＳＷにより、サインレジスタ１５またはコサインレジ
スタ１６に一時記憶される。
なお、第２図の回路例では波高値と符号を分けているが
、必ずしも分ける必要はない。またサインレジスタ１５
およびコサインレジスタ１６も除くことができる。また
、第２図の回路例では負数を符号のみで表わす場合を例
示しているが、他の表示形式が必要な場合には、第１図
の実施例に示１ようにＲＯＭ２の出力部に符号変換回路
１４を設ければよい。第７図のブロック図に、“１″の
補数表示に出力を変換する場合の符号変換回路１４の一
例を示す。
、必ずしも分ける必要はない。またサインレジスタ１５
およびコサインレジスタ１６も除くことができる。また
、第２図の回路例では負数を符号のみで表わす場合を例
示しているが、他の表示形式が必要な場合には、第１図
の実施例に示１ようにＲＯＭ２の出力部に符号変換回路
１４を設ければよい。第７図のブロック図に、“１″の
補数表示に出力を変換する場合の符号変換回路１４の一
例を示す。
第８図は本発明の他の実施例のブロック図で、サイン波
およびコサイン波を連続的に得る場合のものである。第
２図で示したサイン波形記憶装置に時間的に連続したア
ドレスを与えるために、２Ｎ進のバイナリカウンタの出
力をアドレスとして入力する。カウンタのクロックφ。
およびコサイン波を連続的に得る場合のものである。第
２図で示したサイン波形記憶装置に時間的に連続したア
ドレスを与えるために、２Ｎ進のバイナリカウンタの出
力をアドレスとして入力する。カウンタのクロックφ。
は得ようとするサイン波の周波数の２Ｎ倍とする。す゛
イン／コサイン切換入力は高レベルでサイン波の値、低
レベルでコサイン波の値が得られるものとし、φ０と同
一の位相で与えるものとする。ＲＯＭ２の出力段のレジ
スタに取り込むためのクロックφ はφ。の２倍の周波
数を持つものとする。
イン／コサイン切換入力は高レベルでサイン波の値、低
レベルでコサイン波の値が得られるものとし、φ０と同
一の位相で与えるものとする。ＲＯＭ２の出力段のレジ
スタに取り込むためのクロックφ はφ。の２倍の周波
数を持つものとする。
上述に基いてクロックφｏ１サイン／コサイン切換信号
ＳＷ、およびクロックφ、のタイミングをタイムチャー
トに示すと、第９図のようになる。
ＳＷ、およびクロックφ、のタイミングをタイムチャー
トに示すと、第９図のようになる。
つまり、ＲＯＭ２をバイナリカウンタ９１のバイナリ出
力でアクセスしている間、サイン／コサイン切換信号Ｓ
ＷでＲＯＭ２の内容をサイン波出力とコサイン波出力に
振り分ける。そして、それぞれの出力に対応してサイン
レジスター５およびコサインレジスター６をりＯツクφ
１でラッチ動作させることにより、サインレジスター５
よりサイン波、コサインレジスター６よりコサイン波の
出力信号を得ることができる。
力でアクセスしている間、サイン／コサイン切換信号Ｓ
ＷでＲＯＭ２の内容をサイン波出力とコサイン波出力に
振り分ける。そして、それぞれの出力に対応してサイン
レジスター５およびコサインレジスター６をりＯツクφ
１でラッチ動作させることにより、サインレジスター５
よりサイン波、コサインレジスター６よりコサイン波の
出力信号を得ることができる。
！ＩＴ １ｎ ｆｉｌ ｉ−１ｒ；ｌ ｎｋＡ
Ｑ ／７’ｌ 目Ｊｋ 的 ｈ 面 ＠ Ｐ
？’ ｇ ス同図からも明らかなように、ＲＯ
Ｍ２はＭビットＮワードの構成をとっており、この構成
例ではＮ型ＭＯＳトランジスタを用いたＯＲ型ＲＯＭを
例示している。ＲＯＭ２のは本例の構成に限らず、他の
あらゆる形式のものが適用可能なことはいうまでもない
。
Ｑ ／７’ｌ 目Ｊｋ 的 ｈ 面 ＠ Ｐ
？’ ｇ ス同図からも明らかなように、ＲＯ
Ｍ２はＭビットＮワードの構成をとっており、この構成
例ではＮ型ＭＯＳトランジスタを用いたＯＲ型ＲＯＭを
例示している。ＲＯＭ２のは本例の構成に限らず、他の
あらゆる形式のものが適用可能なことはいうまでもない
。
本発明は上記実施例について限定されるものでなく、種
々の変形が可能である。例えばＲＯＭのデータ配置は第
５図のものに限られず、第３図のものとしてもよい。こ
の場合には、波形変換装置のＲＯＭ２とサイン／コサイ
ン切換ロジック１３との接続は、第１１図のようにする
必要がある。
々の変形が可能である。例えばＲＯＭのデータ配置は第
５図のものに限られず、第３図のものとしてもよい。こ
の場合には、波形変換装置のＲＯＭ２とサイン／コサイ
ン切換ロジック１３との接続は、第１１図のようにする
必要がある。
また本発明は、サイン波およびコサイン波に限られず、
第１２図のような三角波にしてもよい。
第１２図のような三角波にしてもよい。
以上説明した本実施例によれば、ＰＳＫおよびＱＡＭの
変復調のように同一位相のサイン波とコサイン波が必要
となった場合でも、波形記憶用のＲＯＭを二重にもつ必
要がない。また、サイン波の位相アドレスとコサイン波
のアドレスをそれぞれ回路に与える必要もないため、周
辺回路の負担が軽減され、両方の波高値が得られるまで
の時開も短くてよい。また、従来の１７４波形を記憶す
る型の波形記憶装置に比べても回路素子の増加は大きく
なく、簡単に実施することが可能である。
変復調のように同一位相のサイン波とコサイン波が必要
となった場合でも、波形記憶用のＲＯＭを二重にもつ必
要がない。また、サイン波の位相アドレスとコサイン波
のアドレスをそれぞれ回路に与える必要もないため、周
辺回路の負担が軽減され、両方の波高値が得られるまで
の時開も短くてよい。また、従来の１７４波形を記憶す
る型の波形記憶装置に比べても回路素子の増加は大きく
なく、簡単に実施することが可能である。
以上述べたように本発明では、周期性を有する同一位相
の第１の波形（例えばサイン波）と第２の波形（例えば
コサイン波）が必要となった場合、第１または第２の波
形の一方の位相のみを与えるだけで両方の波高値を得る
ことができる波形記憶装置を提供できる。
の第１の波形（例えばサイン波）と第２の波形（例えば
コサイン波）が必要となった場合、第１または第２の波
形の一方の位相のみを与えるだけで両方の波高値を得る
ことができる波形記憶装置を提供できる。
第１図は本発明の一実施例に係る波形記憶装置のブロッ
ク図、第２図は第１図の構成をサイン波の１周期を６４
等分した場合に対応させて構成した波形記憶装置のブロ
ック図、第３図はサイン波の１７４周期分を１６分割し
た場合のＲＯＭデータの配置図、第４図は第２図の構成
に基いて得られるサイン波およびコサイン波の波形図、
第５図はサイン波、コサイン波の１／４周期を１６分割
した場合のＲＯＭのデータ配置を示ず説明図、第６図は
第２図に示したサイン／コサイン切換ロジックの１ブロ
ック分の回路例を示す回路構成図、第７図はＲＯＭの出
力を゛１″の補数表示に変換するための回路のブロック
図、第８図は本発明の他の実施例に係る波形記憶装置の
ブロック図、第９図は第８図の構成で用いられる各信号
のタイミングチＶ−ト、第１０図はＲＯＭの構成例を示
す回路図、第１１図は本発明のさらに他の実施例に係る
波形記憶装置のブロック図、第１２図は本発明の装置に
より得られる三角波の波形図で、第１３図は従来の波形
記憶装置のブロック図である。 ２・・・ＲＯＭ、１１・・・アドレス変換ロジック、１
２・・・アドレスデコーダ、１３・・・サイン／コサイ
ン切換ロジック、１４・・・符号変換回路、１５・・・
す”インレジスタ、１６・・・コサインレジスタ。 も １ 図 ６３ 図 Ｐ）５ 口も４ 図 ６８ 図 ■ＳＳ ａ ｒｏ図
ク図、第２図は第１図の構成をサイン波の１周期を６４
等分した場合に対応させて構成した波形記憶装置のブロ
ック図、第３図はサイン波の１７４周期分を１６分割し
た場合のＲＯＭデータの配置図、第４図は第２図の構成
に基いて得られるサイン波およびコサイン波の波形図、
第５図はサイン波、コサイン波の１／４周期を１６分割
した場合のＲＯＭのデータ配置を示ず説明図、第６図は
第２図に示したサイン／コサイン切換ロジックの１ブロ
ック分の回路例を示す回路構成図、第７図はＲＯＭの出
力を゛１″の補数表示に変換するための回路のブロック
図、第８図は本発明の他の実施例に係る波形記憶装置の
ブロック図、第９図は第８図の構成で用いられる各信号
のタイミングチＶ−ト、第１０図はＲＯＭの構成例を示
す回路図、第１１図は本発明のさらに他の実施例に係る
波形記憶装置のブロック図、第１２図は本発明の装置に
より得られる三角波の波形図で、第１３図は従来の波形
記憶装置のブロック図である。 ２・・・ＲＯＭ、１１・・・アドレス変換ロジック、１
２・・・アドレスデコーダ、１３・・・サイン／コサイ
ン切換ロジック、１４・・・符号変換回路、１５・・・
す”インレジスタ、１６・・・コサインレジスタ。 も １ 図 ６３ 図 Ｐ）５ 口も４ 図 ６８ 図 ■ＳＳ ａ ｒｏ図
Claims (1)
- 【特許請求の範囲】 １、周期性を有する第１の波形を格納する記憶手段と、
この記憶手段に対して第１のアドレスを与え前記第１の
波形を読み出す第１の読出手段と、切換信号に基づいて
前記第１のアドレスから第２のアドレスを発生し、これ
を前記記憶手段に与えることにより前記第１の波形と位
相の異なる第２の波形を読み出す第２の読出手段とを備
える波形記憶装置。 ２、前記第１の波形がサイン波であり、前記第２の波形
がコサイン波である特許請求の範囲第１項記載の波形記
憶装置。 ３、前記記憶手段が前記第１の波形の１／４周期分を格
納する特許請求の範囲第２項記載の波形記憶装置。 ４、前記第１および第２の読出手段が一時記憶手段を備
える特許請求の範囲第２項記載の波形記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150981A JPS6211309A (ja) | 1985-07-09 | 1985-07-09 | 波形記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150981A JPS6211309A (ja) | 1985-07-09 | 1985-07-09 | 波形記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6211309A true JPS6211309A (ja) | 1987-01-20 |
Family
ID=15508676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60150981A Pending JPS6211309A (ja) | 1985-07-09 | 1985-07-09 | 波形記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6211309A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01131415A (ja) * | 1987-07-29 | 1989-05-24 | Yokogawa Electric Corp | 光学式変位測定装置 |
| JPH0514430A (ja) * | 1991-07-02 | 1993-01-22 | Nec Corp | 搬送波再生回路 |
| JP2001104281A (ja) * | 1999-10-13 | 2001-04-17 | Ge Yokogawa Medical Systems Ltd | ダイレクトデジタルシンセサイザおよびｍｒｉ装置 |
-
1985
- 1985-07-09 JP JP60150981A patent/JPS6211309A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01131415A (ja) * | 1987-07-29 | 1989-05-24 | Yokogawa Electric Corp | 光学式変位測定装置 |
| JPH0514430A (ja) * | 1991-07-02 | 1993-01-22 | Nec Corp | 搬送波再生回路 |
| JP2001104281A (ja) * | 1999-10-13 | 2001-04-17 | Ge Yokogawa Medical Systems Ltd | ダイレクトデジタルシンセサイザおよびｍｒｉ装置 |
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