JPS63236467A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、画像処理装置、特に画像データを入力して、
指定された縮小率でこの画像データを記憶手段に記憶す
るような画像処理装置に関するものである。

従来の技術 従来の画像変倍技術としては、画像データを一時記憶装
置（以下メモリと称す）に書込む際の画素クロックと、
そのメモリから画像データを読出す際の画素クロックと
を倍率に応じて相対的に変化させ、それによって画像の
縮小あるいは拡大を行なう技術が知られている。即ち、
例えばメモリに書込む際の画素クロックの数を間引いて
減少させれば画像の縮小を行なうことができ、メモリか
ら読出す際の画素クロックの数を減少させれば画像の拡
大を行なうことができる。

例えば画像を％゛倍に縮小する場合を例にとって第４図
を用いて簡単に説明する。第４図においてａは書込み時
の画素クロックでありＣは画素データである。粍倍に縮
小するためには、書込みの画素クロックを６クロツク毎
に１クロック間引けばよいから、同図すのような画素ク
ロックでメモリに書込めばよい。しかしながら、このま
まメモリに書込むと、画素クロックを間引いた点での画
像データが不連続となり、見苦しいものとなる。このデ
ータの不連続を避けるために、間引いた画素の前後の数
画素を補正してやる必要がある。そのだめの回路として
は、例えば第６図に示すようなものがある。第５図にお
いて、５０，１５１は遅延回路であり１クロツク分の時
間だけケータを遅延させる。従って乗算器６２には現在
の画素データ、乗算器６３には１クロツク前の画素デー
タ、乗算器６４には２クロツク前の画素データが入力さ
れることになる。乗算器６２〜５４は係数制御回路６６
により設定された係数１，７．Ｚを入力信号に乗算して
出力し、乗算器６２〜６４の出力信号は加算器５６で加
算されて出力される。また、係数制御回路６６が乗算器
５２〜５４に設定する係数Ｘ　−Ｚは、！−１−７−１
−Ｚ＝１の関係を満たすように選ばれる。そして、間引
かれる点と、次に間引かれる点との間で、係数Ｘ　−Ｚ
を連続して変化させることにより、画像データの不連続
による歪を吸収することができる。

以上は、水平方向について説明しだが、垂直方向につい
ても同様にして縮小を行なう。即ち、％倍に縮小する場
合を例にとると、書込むラインを６ライン毎に１ライン
間引いて書込むが、そのままでは間引いたラインでの画
像が見苦しいものとなるため、間引く上下の数ラインを
水平方向の場合と同様にして補正してやる必要がある。

発明が解決しようとする問題点 しかしながら、上記のような構成では、水平方向の縮小
と垂直方向の縮小の両方について、間引くだめの回路と
補正のだめの回路が必要であり、高速の演算処理回路を
要するとともに回路が複雑になるという問題点を有して
いた。

本発明はかかる点に鑑み、水平方向の縮小に関しては、
画素データの補正を行なわずに、簡単な回路構成でなめ
らかな縮小を行なうことのできる画像処理装置を提供す
ることを目的とする。

問題点を解決するための手段 本発明は、２相のクロックを発生させる２相クロクク発
生回路と、２相クロククを所定のタイミングで切換える
ための切換回路と前記切換回路によって切換えられたク
ロックで動作するム／Ｄ　変換回路と、前記切換えられ
たクロックで前記ム／Ｄ変換回路からのデータをメモリ
に書込む手段とを備えた画像処理装置である。

作用 本発明は前記した構成により、画像データを縮小しない
時には、２相に分けたうちの第１のクロックのみを、ム
／Ｄ　変換回路とメモリに加えるようにし、縮小を行な
う時には、クロックの間引きを行なわない期間は第１の
クロックをム／Ｄ　変換回路とメモリに加え、第１のク
ロックを間引くべきタイミングから１クロツク後までの
期間だけ第２のクロックをム／Ｄ変換回路とメモリに加
えるようにすることにより、第１のクロックの間引くべ
きタイミングの２クロツクが第２のクロックの１クロツ
クに置き換わった形のクロックがム／Ｄ変換回路および
メモリに加えられることになり、画素データの補正を行
なうことなく、なめらかな縮小を行なうことができる。

実施例 第１図は本発明の一実施例における画像データ書込み回
路のうち水平方向処理回路の一例を示すものであり、１
／（Ｎ、＋１）倍およびＮ／（Ｎ＋１）倍（Ｎは正整数
）の縮小を行なうことができるものである。第１−図に
おいて、１８は垂直方向縮小処理回路である。この垂直
方向縮小処理回路については従来のものと同じでよいの
で説明は省略する。デコード値設定人力１は、上記のＮ
をデコーダ３および４に設定するための入力であり、倍
率切換人力２は、縮小倍率を１／（Ｎ、＋１）倍とＮ／
（Ｎ−）−１）倍のどちらにするかを切換えるための入
力である。まだ、デコーダ３．４の出力はそれぞれカウ
ンタ６．６の同期式リセット端子に入力されており、カ
ウンタ６．６のカウント値が設定値Ｈになると次のクロ
ックの立上がりでカウント値が０にリセットされる。第
２図は、第１図の各部の動作波形をｌ＝４の場合を例に
とって示したものである。以下、第２図を用いて第１図
の回路の動作を説明する。

第２図ａは、２相クロック発生回路７に入力されるクロ
ックであり、縮小しないでメモリに書込む場合の書込み
クロックの２倍の周波数のクロックである。２相クロッ
ク発生回路７では、第２図す、ｃのような２相のクロッ
クを発生して、それぞれカウンタ６および６のクロック
信号とする。

従って、カウンタ６のカウント値はＮ＝４の場合、第２
図ｄのようになり、カウンタ６のカウント値は、ｈのよ
うになる。デコーダ８の出力は、カウンタ５のデコード
値が１のときにＨｉｇｈレベルとなり、同図ｅのように
なる。デコーダ４の出力はカウンタ６のカウント値がＮ
のときにＨｉ　ｇｈレベルになるので、Ｎ＝４の場合に
は第２図ｉのようになる。また、反転回路９．１０には
２相クロック発生回路７により発生されたす、ｃのよう
な信号がそれぞれ入力されるので、出力信号は、それぞ
れｆ、ｊのようになり、ラッチ回路１１．１２に加えら
れる。ラッチ回路１１．１２はクロックｆ、ｊの立上が
りのタイミングで入力信号ｅ、ｉをラッチするため、出
力はそれぞれｇおよびｋのようになる。そして、と、の
２つの信号がフリップフロップ１３に入力され、フリッ
プフロップ１３の出力は、第２図１で示すように、ｇの
信号の立上がりでＨｉｇｈレベルとなり、ｋの信号の立
上がりでＬｏｗレベルとなる信号となる。切換回路１４
は、フリップフロップ１３からの信号がＨｉｇｈレベル
の時にはＨ側に切換わり、Ｌｏｗレベルの時にはＬｏｗ
側に切換わるようなスイッチ回路であり、Ｈ側には２相
クロック発生回路７で発生されたクロックｂが切換回路
１６を経て加えられ、Ｌ側にはクロックＣが加えられる
。従って、切換回路１５がＡ側に切換えられている場合
即ち縮小率としてＮ／（Ｎ−１−１）倍を指定している
場合には、信号１がＨｉｇｈレベルの時にクロックｂ、
Ｌｏｗレベルの時にはクロックＣが、切換回路１４がら
出力されるので、第２図ｍのような信号となる。この図
より明らかなように、信号ｍのパルス数はクロックｂま
たはＣのパルス数の５倍になっていることがわかる。ま
た、切換回路１６がＢ側に切換えられている場合、即ち
縮小率として１　／　（Ｎ−１−１）倍を指定している
場合には、切換回路１６の出力は常にＬｏｗレベルとな
るので、切換回路１４の化カバ、信号１がＨｉｇｈレベ
ルの時ｉｉ、Ｌｏｗレベル、信号１がＬｏｗレベルの時
にクロックＣが出力され、第２図ｎのような信号となる
。この信号ｎのパルス間隔は等間隔でパルス数はクロッ
クｂまたはＣのパルス数の凭倍になっている。以上のよ
うにして切換回路１４から％倍縮小用クロックｍまたは
見倍縮小用クロックｎが出力され、ム／Ｄ　変換回路１
６およびメモリ１７に加えられる。ム／Ｄ　変換回路１
６では、この縮小用クロックを用いて入力信号をディジ
タル信号に変換し、メモリ１７に供給する。メモリ１７
では、この縮小用クロックを書込みクロックにしてム／
Ｄ変換回路１６からのデータを書込む。従って、メモリ
１７には、入力信号が５倍または見倍に縮小されて書込
まれることＫなる。

第３図は、デコード値Ｎが３の場合の、第１図の各部の
動作波形を示しだものである。第３図ａ〜１はそれぞれ
第１図のａ〜１の波形を示しており、第１図の切換回路
１４の出力信号は、切換回路１６がＡ側に切換えられて
いる時に第３図ｍのようになり、切換回路１６がＢ側に
切換えられている時には第３図ｎのようになる。即ち、
倍率切換人力２により、切換回路１６を五個に切換える
と、切換回路１４からは％倍縮小用クロックｍが出力さ
れ、切換回路１６をＢ側に切換えると、切換回路１４か
らはＡ倍縮小用クロックｎが出力される。そして、この
クロックがム／Ｄ　変換回路１６のクロックおよびメモ
リ１７への書込みクロックとして用いられ、メモリ１７
には入力信号が矢倍またはＡ倍に縮小されて書込まれる
。

以上のように、本実施例では、２相のクロックのうち通
常は第１のクロックを出力するようにし、第１のクロッ
クのＮ個おきにそのクロックと次のクロック（２クロツ
ク）を第２のクロック（１クロツク）に切換えることに
より、もとの第１のクロックのＮ／（Ｎ＋１）倍のクロ
ック数のクロックを発生させ、それを人／Ｄ変換用のク
ロックおよびメモリへの書込みクロックにすることによ
り、入力画像をなめらかにＮ／（Ｎ−）−１）倍に縮小
してメモリに書込むことができる。また、同じ構成のま
まで第１のクロックの出力を停止するだけで、１／（Ｎ
＋１）倍の縮小を行なうことができる。従って、これら
のＮ／（Ｎ−１−１）倍の縮小モードと１／（Ｎ＋１）
倍の縮小モードとを用いると広範囲にわたり、なめらか
な縮小を行なうことができる。

なお、本実施例においては、第１のクロックのＮ個おき
に、そのクロックと次のクロックとを第２のクロックに
切換えるようにしたが、特にＮ個おきに限ることなく例
えばＮ個おきと（Ｎ−１−１）個おきとを交互に繰り返
すとか、さらに複雑なパターンで行なうとかいうぐあい
に、もっと不規則でもよい。

発明の詳細 な説明したように、本発明によれば、水平方向のなめら
かな縮小処理を、画素の補正演算等をしないで極めて簡
単な回路で実現することができるため、装置全体として
の回路規模を小さくすることができ、その実用的効果は
大きい。

【図面の簡単な説明】 第１図は本発明における一実施例の画像処理装置の画像
データ書込み回路のブロック図、第２図および第３図は
第１図の各部の波形を示すタイミングチャート、第４図
は従来の画像処理装置の縮小処理を説明するだめのタイ
ミングチャート、第６図は従来の画像処理装置における
画素データ補正回路の一例を示すブロック図である。 ５．６・・・・・・カウンタ、７・・・・・・２相クロ
ック発生回路、１４．１５・・・・・・切換回路、１６
・・・・・・ム／Ｄ変換回路、１７・・・・・・メモリ
。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名巴　
り↓）Ｓ乞ご３３）さこ乙５ 区 コ４ 第４図 ＣＣ）　　Ｏｆ　　Ｄ？　　０３　　Ｄ４　０Ｓ　　０
６　　Ｄ７　　Ｄａ　　ｉ）？　　Ｄｌｏ　０１１０１
２　Ｄ／３０１４第５図 σ２

Claims (1)

【特許請求の範囲】
1. ２相のクロックを発生させる２相クロック発生回路と、
   前記２相クロック発生回路により発生された第１のクロ
   ックと第２のクロックとを所定のタイミングで切換える
   ための切換回路と、前記切換回路によって切換えられた
   クロックで画像入力信号をＡ／Ｄ変換するＡ／Ｄ変換回
   路と、前記Ａ／Ｄ変換回路からのデータを前記切換えら
   れたクロックで一時記憶装置に格納する手段を備え、画
   像信号を縮小せずに前記一時記憶装置に格納する際には
   前記第１のクロックのみに設定し、画像信号を縮小して
   前記一時記憶装置に格納する際には、縮小率に応じて前
   記第１のクロックの所定の２パルスを前記第２のクロッ
   クの１パルスに切換えることを特徴とする画像処理装置
   。