JPS62113457A - プラグイン型半導体パツケ−ジの製造方法 - Google Patents
プラグイン型半導体パツケ−ジの製造方法Info
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- JPS62113457A JPS62113457A JP60254188A JP25418885A JPS62113457A JP S62113457 A JPS62113457 A JP S62113457A JP 60254188 A JP60254188 A JP 60254188A JP 25418885 A JP25418885 A JP 25418885A JP S62113457 A JPS62113457 A JP S62113457A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体素子を収納するプラグイン型半導体パッ
ケージの製造方法に関するものである。
ケージの製造方法に関するものである。
（従来の技術）
従来、半導体素子、特に半導体集積回路素子を収納する
ためのプラグイン型半導体パッケージは第４図及び第５
図に示すようにセラミックス等の電気絶縁材料から成り
、その上面の略中央部に半導体素子を収納するための凹
部及び該凹部周辺から底面にかけて導出されたタングス
テン（Ｗ）、モリブデン（Ｍｏ）等の金属粉末から成る
メタライズ金属層１２を有する絶縁基体１１と、半導体
素子を外部回路に電気的に接続するための前記メタライ
ズ金属層１２に銀ロウ等のロウ材１６を介し取着された
銅（Ｃｕ）から成る多数の外部リードピン１３と蓋体１
４とから構成されており、その内部に半導体素子１５が
収納され、気密封止されて半導体装置となる。
ためのプラグイン型半導体パッケージは第４図及び第５
図に示すようにセラミックス等の電気絶縁材料から成り
、その上面の略中央部に半導体素子を収納するための凹
部及び該凹部周辺から底面にかけて導出されたタングス
テン（Ｗ）、モリブデン（Ｍｏ）等の金属粉末から成る
メタライズ金属層１２を有する絶縁基体１１と、半導体
素子を外部回路に電気的に接続するための前記メタライ
ズ金属層１２に銀ロウ等のロウ材１６を介し取着された
銅（Ｃｕ）から成る多数の外部リードピン１３と蓋体１
４とから構成されており、その内部に半導体素子１５が
収納され、気密封止されて半導体装置となる。
この従来のプラグイン型土４体パッケージでは、外部リ
ードピン１３と外部回路との電気的接続を良好となすた
めに、また外部リードピン１３及び該外部リートピン１
３を取着するロウ材１６が酸化腐蝕するのを防止するた
めに通常、前記外部リードピン１３及びロウ材１６の外
表面にはニッケル（Ｎｉ）及び金（Ａｕ）の良塩電性で
、耐蝕性に優れた金属から成る被覆層１７が電解メッキ
法もしくは無電解メッキ法により破着されている。
ードピン１３と外部回路との電気的接続を良好となすた
めに、また外部リードピン１３及び該外部リートピン１
３を取着するロウ材１６が酸化腐蝕するのを防止するた
めに通常、前記外部リードピン１３及びロウ材１６の外
表面にはニッケル（Ｎｉ）及び金（Ａｕ）の良塩電性で
、耐蝕性に優れた金属から成る被覆層１７が電解メッキ
法もしくは無電解メッキ法により破着されている。
（発明が解決しようとする問題点）
しかし乍ら、この従来のプラグイン型半導体パンケージ
は、外部リードピンが銅（Ｃｕ）により形成されており
、銅（Ｃｕ）は極めて酸化され易い金属であることから
、外部リードピンに大気や大気中に含まれる水分等が接
触すると該外部リードピンの表面には酸化被膜が容易に
形成されてしまう。そのためこの外部リードピンの外表
面にニッケル（Ｎｉ）及び金（＾Ｕ）をメッキ法により
被着させた場合、外部リードピンはその表面に酸化被膜
を有していることからメッキ金属層を強固に被着させる
ことができず、その結果、外部リードピンに半導体素子
を取着収納する際の熱や半導体素子が駆動した時に発生
する熱等が印加されるとメッキ金属層が外部リードピン
の外表面から剥離したり、接合部にフクレを発生し、外
観不良を生じるとともに外部リードピンの完全な酸化腐
蝕の防止ができないという欠点を有していた。
は、外部リードピンが銅（Ｃｕ）により形成されており
、銅（Ｃｕ）は極めて酸化され易い金属であることから
、外部リードピンに大気や大気中に含まれる水分等が接
触すると該外部リードピンの表面には酸化被膜が容易に
形成されてしまう。そのためこの外部リードピンの外表
面にニッケル（Ｎｉ）及び金（＾Ｕ）をメッキ法により
被着させた場合、外部リードピンはその表面に酸化被膜
を有していることからメッキ金属層を強固に被着させる
ことができず、その結果、外部リードピンに半導体素子
を取着収納する際の熱や半導体素子が駆動した時に発生
する熱等が印加されるとメッキ金属層が外部リードピン
の外表面から剥離したり、接合部にフクレを発生し、外
観不良を生じるとともに外部リードピンの完全な酸化腐
蝕の防止ができないという欠点を有していた。
（発明の目的）
本発明は上記欠点に鑑み案出されたもので、その目的は
メッキ金属層の被着強度を大とし、外観不良を生じるこ
となく、外部リードピン及びロウ材の酸化腐蝕を完全に
防止することができるプラグイン型半導体パッケージの
製造方法を提供することにある。
メッキ金属層の被着強度を大とし、外観不良を生じるこ
となく、外部リードピン及びロウ材の酸化腐蝕を完全に
防止することができるプラグイン型半導体パッケージの
製造方法を提供することにある。
（問題点を解決するための手段）
本発明のプラグイン型半導体パンケージの製造方法は、
絶縁容器に設けたメタライズ金属層に、表面にニッケル
の保護層が焼付けられた銅から成る多数の外部リードピ
ンをロウ材を介して取着し、しかる後前記少なくとも外
部リードピン及びロウ材の外表面をニッケル及び金から
成る被覆層で被覆したことを特徴とするものである。
絶縁容器に設けたメタライズ金属層に、表面にニッケル
の保護層が焼付けられた銅から成る多数の外部リードピ
ンをロウ材を介して取着し、しかる後前記少なくとも外
部リードピン及びロウ材の外表面をニッケル及び金から
成る被覆層で被覆したことを特徴とするものである。
（実施例）
次に、本発明を添付の第１図乃至第３図に示す実施例に
基づき詳細に説明する。
基づき詳細に説明する。
第１図及び第２図は本発明の製造方法によって作製され
たプラグイン型半導体パッケージの一実施例を示し、１
はアルミナセラミックス等の電気絶縁材料から成る絶縁
基体であり、２は同じく電気絶縁材料から成る蓋体であ
る。この絶縁基体１と蓋体２とで絶縁容器が構成される
。
たプラグイン型半導体パッケージの一実施例を示し、１
はアルミナセラミックス等の電気絶縁材料から成る絶縁
基体であり、２は同じく電気絶縁材料から成る蓋体であ
る。この絶縁基体１と蓋体２とで絶縁容器が構成される
。
前記絶縁基体１にはその上面中央部に半導体素子を収納
するための凹部が設けてあり、凹部底面には半導体素子
３が接着材を介し取着される。
するための凹部が設けてあり、凹部底面には半導体素子
３が接着材を介し取着される。
また前記絶縁基体１の凹部周辺部から底面にかけてメタ
ライズ金属層４が被着形成されており、メタライズ金属
層４の凹部周辺には半導体素子３の電極がワイヤ５を介
し電気的に接続され、また基体１底面部には外部リード
ピン６がロウ材７を介しロウ付けされる。
ライズ金属層４が被着形成されており、メタライズ金属
層４の凹部周辺には半導体素子３の電極がワイヤ５を介
し電気的に接続され、また基体１底面部には外部リード
ピン６がロウ材７を介しロウ付けされる。
前記絶縁基体ｌ及びメタライズ金属層４は、例えばセラ
ミック生シートを複数枚準備し、それぞれの生シートの
上面及び生シートに形成した貫通孔内にタングステン等
の金属粉末から成るメタライズペーストを厚膜手法によ
って印刷塗布し、しかる後、これらを積層するとともに
焼結一体化させることによって形成される。
ミック生シートを複数枚準備し、それぞれの生シートの
上面及び生シートに形成した貫通孔内にタングステン等
の金属粉末から成るメタライズペーストを厚膜手法によ
って印刷塗布し、しかる後、これらを積層するとともに
焼結一体化させることによって形成される。
前記絶縁基体１の底面に取着された外部リードピン６は
内部に収納される半導体素子３を外部回路と接続する作
用を為し、外部リードピン６を外部回路に設けたソケッ
ト等に挿入接続することによって内部に収納される半導
体素子３はメタライズ金属層４及び外部リードピン６を
介し外部回路と接続されることとなる。
内部に収納される半導体素子３を外部回路と接続する作
用を為し、外部リードピン６を外部回路に設けたソケッ
ト等に挿入接続することによって内部に収納される半導
体素子３はメタライズ金属層４及び外部リードピン６を
介し外部回路と接続されることとなる。
尚、前記外部リードピン６は銅（Ｃｕ）から成り、その
外表面にはニッケルから成る保護層６ａが焼付けられて
いる。
外表面にはニッケルから成る保護層６ａが焼付けられて
いる。
また、前記外部リードピン６の外表面（実際には表面保
護層６ａの外表面）及びロウ材７の外表面には外部リー
ドピン６と外部回路との電気的接続を良好となすために
、また外部リードピン６及びロウ材７が酸化腐蝕するの
を防止するためにニッケル（Ｎｉ）層８と金（Ａｕ）層
９とから成る被覆層１０が従来周知の電解メッキ法もし
くは無電解メッキ法により被着されている。
護層６ａの外表面）及びロウ材７の外表面には外部リー
ドピン６と外部回路との電気的接続を良好となすために
、また外部リードピン６及びロウ材７が酸化腐蝕するの
を防止するためにニッケル（Ｎｉ）層８と金（Ａｕ）層
９とから成る被覆層１０が従来周知の電解メッキ法もし
くは無電解メッキ法により被着されている。
かくして、このプラグイン型半導体パッケー・ジによれ
ば、絶縁基体１の凹部底面に半導体素子３を取着固定す
るとともに該半導体素子３の各電極をワイヤ５によりメ
タライズ金属層４に接続させた後、絶縁基体ｌと蓋体２
とをガラス、樹脂等の村上部材で取着させることにより
その内部に半導体素子３を気密に封止し、半導体装置と
なる。
ば、絶縁基体１の凹部底面に半導体素子３を取着固定す
るとともに該半導体素子３の各電極をワイヤ５によりメ
タライズ金属層４に接続させた後、絶縁基体ｌと蓋体２
とをガラス、樹脂等の村上部材で取着させることにより
その内部に半導体素子３を気密に封止し、半導体装置と
なる。
次に、本発明のプラグイン型半導体パッケージの製造方
法について説明する。
法について説明する。
第３図（ａ）〜（Ｃ）は本発明のプラグイン型半導体パ
ッケージの製造方法の各工程毎の図である。
ッケージの製造方法の各工程毎の図である。
まず、銅（Ｃｕ）を従来周知の金属加工法により円柱状
に形成し、外部リードピン６を作製する。次に、この外
部リードピン６の外表面にニッケル（Ｎｉ）を、例えば
電解メッキ法により被着させるとともに６００〜８００
℃の温度で焼付は保護Ｎ ６ ａを形成する〔第４図（
ａ）〕。この保護Ｊｉ ５ ａは銅（Ｃｕ）から成る外
部リードピン６の表面に酸化被膜が形成されるのを防止
する作用を為す。
に形成し、外部リードピン６を作製する。次に、この外
部リードピン６の外表面にニッケル（Ｎｉ）を、例えば
電解メッキ法により被着させるとともに６００〜８００
℃の温度で焼付は保護Ｎ ６ ａを形成する〔第４図（
ａ）〕。この保護Ｊｉ ５ ａは銅（Ｃｕ）から成る外
部リードピン６の表面に酸化被膜が形成されるのを防止
する作用を為す。
前記保護層６ａは、例えば硫酸ニッケル１８０〜３００
ｇ／ｆ、塩化ニッケル３０〜６０ｇ／／！、ホウ酸２０
〜６０ ｇ／ ｌ、から成るニッケルメッキ浴中に外部
リードピン６を浸漬するとともに電流密度が２〜４Ａ／
ｄｍ２となるような電界を約３分間印加し、外部リード
ピン６の外表面に約２μｍの厚みのニッケルメッキ金属
を析出被着させることによって形成される。
ｇ／ｆ、塩化ニッケル３０〜６０ｇ／／！、ホウ酸２０
〜６０ ｇ／ ｌ、から成るニッケルメッキ浴中に外部
リードピン６を浸漬するとともに電流密度が２〜４Ａ／
ｄｍ２となるような電界を約３分間印加し、外部リード
ピン６の外表面に約２μｍの厚みのニッケルメッキ金属
を析出被着させることによって形成される。
次に、前記外表面にニッケル（Ｎｉ）から成る保護層６
ａを有する外部リードピン６を絶縁基体１のメタライズ
金属層４にロウ材７を介して取着する〔第４図（ｂ）〕
。この時のロウ材７としては、例えば恨ロウ（銀−銅合
金）が使用され、メタライズ金属層４に銀ロウの薄板を
介して外部リードピン６を当接させ、しかる後、還元雰
囲気中、約８５０℃の温度に加熱し、銀ロウを溶融させ
ることによってメタライズ金属層４に外部リードピン６
が取着される。
ａを有する外部リードピン６を絶縁基体１のメタライズ
金属層４にロウ材７を介して取着する〔第４図（ｂ）〕
。この時のロウ材７としては、例えば恨ロウ（銀−銅合
金）が使用され、メタライズ金属層４に銀ロウの薄板を
介して外部リードピン６を当接させ、しかる後、還元雰
囲気中、約８５０℃の温度に加熱し、銀ロウを溶融させ
ることによってメタライズ金属層４に外部リードピン６
が取着される。
そして次に、前記外部リードピン６の表面（実際には保
護層６ａ表面）及びコラ材７表面に、例えば、電解メッ
キ法によりニッケル層８と金層９とから成る被覆層１０
を被着させ〔第４図（ｃ）〕、これによって第１図及び
第２図に示すプラグイン型半導体パンケージが完成する
。
護層６ａ表面）及びコラ材７表面に、例えば、電解メッ
キ法によりニッケル層８と金層９とから成る被覆層１０
を被着させ〔第４図（ｃ）〕、これによって第１図及び
第２図に示すプラグイン型半導体パンケージが完成する
。
尚、前記被覆層１０のうち二・７ケル層８はロウ材７と
金層９とがなじみが悪く、ロウ材７表面に直接金層９を
強固に被着できないこと、及び外部リードピン６０表面
に保護層６ａを焼付けた際、外部リードピン６の一部が
保ｉ１層６ａの表面に拡散析出し、これが金層９となじ
みが悪く、金層９を直接被着させた場合、その被着強度
が大きく低下してしまうこと等から外部リードピン６及
びコラ材７表面に金層９を強固に被着させるために設け
られた層であり、例えば外部リードピン６表面の保護層
６ａと同様のメッキ浴を用いて電解メッキ法により外部
リードピン６表面（実際には保護層６ａ表面）及びロウ
材７表面に被着形成される。
金層９とがなじみが悪く、ロウ材７表面に直接金層９を
強固に被着できないこと、及び外部リードピン６０表面
に保護層６ａを焼付けた際、外部リードピン６の一部が
保ｉ１層６ａの表面に拡散析出し、これが金層９となじ
みが悪く、金層９を直接被着させた場合、その被着強度
が大きく低下してしまうこと等から外部リードピン６及
びコラ材７表面に金層９を強固に被着させるために設け
られた層であり、例えば外部リードピン６表面の保護層
６ａと同様のメッキ浴を用いて電解メッキ法により外部
リードピン６表面（実際には保護層６ａ表面）及びロウ
材７表面に被着形成される。
また、前記被覆層１０のうち金層９は外部リードピン６
と外部回路との電気的接続を良好となすために、また外
部リードピン６及びロウ材７が酸化腐蝕するのを防止す
るために設けられた層であり、例えばシアン化第−金カ
リウム６〜２３．５ｇ／／２、リン酸−カリウムＯ〜９
０ｇ／β、クエン酸１５〜９０ｇ／／！、から成る金メ
ツキ浴中に外部リードピン６が取着された絶縁基体１を
浸漬するとともに電流密度が０．２〜１． ＯＡ、／
ｄｍ２となるような電界を約２０分間印加することによ
って外部リードピン６及びロウ材７表面に被着したニッ
ケル層８上に被着される。この金層９はニッケル層８と
極めてなじみが良いことからその被着強度は極めて大と
なすことができる。
と外部回路との電気的接続を良好となすために、また外
部リードピン６及びロウ材７が酸化腐蝕するのを防止す
るために設けられた層であり、例えばシアン化第−金カ
リウム６〜２３．５ｇ／／２、リン酸−カリウムＯ〜９
０ｇ／β、クエン酸１５〜９０ｇ／／！、から成る金メ
ツキ浴中に外部リードピン６が取着された絶縁基体１を
浸漬するとともに電流密度が０．２〜１． ＯＡ、／
ｄｍ２となるような電界を約２０分間印加することによ
って外部リードピン６及びロウ材７表面に被着したニッ
ケル層８上に被着される。この金層９はニッケル層８と
極めてなじみが良いことからその被着強度は極めて大と
なすことができる。
（発明の効果）
かくして、本発明のプラグイン型半導体パッケージの製
造方法にれば酸化され易い！１１１（Ｃｕ）から成る外
部リードピンの表面をニッケルを焼付で成る保護層で保
護したことから外部リードピンに大気や大気中に含まれ
る水分等が接触したとしても酸化被膜を形成することは
一切なく、絶縁容器に設けたメタライズ金属層にロウ材
を介し取着した後、外部リードピン及びロウ材の外表面
にニッケル（Ｎｉ）及び金（Ａｕ）等の良導電性で、耐
蝕性に優れた金属を被着したとしても、その被着強度を
穫めて大となすことができ、外ｔａ不良や外部リードピ
ンの酸化腐蝕の原因となる被覆層の剥離やフクレを皆無
となすことができる。
造方法にれば酸化され易い！１１１（Ｃｕ）から成る外
部リードピンの表面をニッケルを焼付で成る保護層で保
護したことから外部リードピンに大気や大気中に含まれ
る水分等が接触したとしても酸化被膜を形成することは
一切なく、絶縁容器に設けたメタライズ金属層にロウ材
を介し取着した後、外部リードピン及びロウ材の外表面
にニッケル（Ｎｉ）及び金（Ａｕ）等の良導電性で、耐
蝕性に優れた金属を被着したとしても、その被着強度を
穫めて大となすことができ、外ｔａ不良や外部リードピ
ンの酸化腐蝕の原因となる被覆層の剥離やフクレを皆無
となすことができる。
第１図は本発明の製造方法によって作製されたプラグイ
ン型半導体パッケージの断面図、第２図は第１図の要部
拡大断面図、第３図（ａ）乃至（ｃ）は本発明の製造方
法を説明するための各工程毎の断面図、第４図は従来の
プラグイン型半導体パッケージの断面図、第５図は第４
図の要部拡大断面図である。 １：絶縁基体 ２：蓋体 ４：メタライズ金属層
ン型半導体パッケージの断面図、第２図は第１図の要部
拡大断面図、第３図（ａ）乃至（ｃ）は本発明の製造方
法を説明するための各工程毎の断面図、第４図は従来の
プラグイン型半導体パッケージの断面図、第５図は第４
図の要部拡大断面図である。 １：絶縁基体 ２：蓋体 ４：メタライズ金属層
Claims (1)
- 絶縁容器に設けたメタライズ金属層に、表面にニッケル
の保護層が焼付けられた銅から成る多数の外部リードピ
ンをロウ材を介して取着し、しかる後前記少なくとも外
部リードピン及びロウ材の外表面をニッケル及び金から
成る被覆層で被覆したことを特徴とするプラグイン型半
導体パッケージの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60254188A JPH071790B2 (ja) | 1985-11-12 | 1985-11-12 | プラグイン型半導体パツケ−ジの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60254188A JPH071790B2 (ja) | 1985-11-12 | 1985-11-12 | プラグイン型半導体パツケ−ジの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62113457A true JPS62113457A (ja) | 1987-05-25 |
| JPH071790B2 JPH071790B2 (ja) | 1995-01-11 |
Family
ID=17261459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60254188A Expired - Lifetime JPH071790B2 (ja) | 1985-11-12 | 1985-11-12 | プラグイン型半導体パツケ−ジの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH071790B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5067007A (en) * | 1988-06-13 | 1991-11-19 | Hitachi, Ltd. | Semiconductor device having leads for mounting to a surface of a printed circuit board |
| US5240588A (en) * | 1991-08-27 | 1993-08-31 | Nec Corporation | Method for electroplating the lead pins of a semiconductor device pin grid array package |
| EP0792517A4 (en) * | 1994-11-15 | 1998-06-24 | Formfactor Inc | ELECTRICAL CONTACT STRUCTURE MADE OF FLEXIBLE WIRE |
| US6268017B1 (en) * | 1998-07-15 | 2001-07-31 | Fujitsu Takamisawa Component Limited | Method for providing a partial plating |
| US6336269B1 (en) * | 1993-11-16 | 2002-01-08 | Benjamin N. Eldridge | Method of fabricating an interconnection element |
| EP1332830A1 (en) * | 2002-01-30 | 2003-08-06 | Tanaka Kikinzoku Kogyo K.K. | Lead pin with Au-Ge based brazing material |
| US6727579B1 (en) | 1994-11-16 | 2004-04-27 | Formfactor, Inc. | Electrical contact structures formed by configuring a flexible wire to have a springable shape and overcoating the wire with at least one layer of a resilient conductive material, methods of mounting the contact structures to electronic components, and applications for employing the contact structures |
| US6778406B2 (en) | 1993-11-16 | 2004-08-17 | Formfactor, Inc. | Resilient contact structures for interconnecting electronic devices |
-
1985
- 1985-11-12 JP JP60254188A patent/JPH071790B2/ja not_active Expired - Lifetime
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5067007A (en) * | 1988-06-13 | 1991-11-19 | Hitachi, Ltd. | Semiconductor device having leads for mounting to a surface of a printed circuit board |
| US5240588A (en) * | 1991-08-27 | 1993-08-31 | Nec Corporation | Method for electroplating the lead pins of a semiconductor device pin grid array package |
| US6336269B1 (en) * | 1993-11-16 | 2002-01-08 | Benjamin N. Eldridge | Method of fabricating an interconnection element |
| US6778406B2 (en) | 1993-11-16 | 2004-08-17 | Formfactor, Inc. | Resilient contact structures for interconnecting electronic devices |
| US6835898B2 (en) | 1993-11-16 | 2004-12-28 | Formfactor, Inc. | Electrical contact structures formed by configuring a flexible wire to have a springable shape and overcoating the wire with at least one layer of a resilient conductive material, methods of mounting the contact structures to electronic components, and applications for employing the contact structures |
| US7225538B2 (en) | 1993-11-16 | 2007-06-05 | Formfactor, Inc. | Resilient contact structures formed and then attached to a substrate |
| EP0792517A4 (en) * | 1994-11-15 | 1998-06-24 | Formfactor Inc | ELECTRICAL CONTACT STRUCTURE MADE OF FLEXIBLE WIRE |
| US6727579B1 (en) | 1994-11-16 | 2004-04-27 | Formfactor, Inc. | Electrical contact structures formed by configuring a flexible wire to have a springable shape and overcoating the wire with at least one layer of a resilient conductive material, methods of mounting the contact structures to electronic components, and applications for employing the contact structures |
| US6268017B1 (en) * | 1998-07-15 | 2001-07-31 | Fujitsu Takamisawa Component Limited | Method for providing a partial plating |
| EP1332830A1 (en) * | 2002-01-30 | 2003-08-06 | Tanaka Kikinzoku Kogyo K.K. | Lead pin with Au-Ge based brazing material |
| US6943435B2 (en) | 2002-01-30 | 2005-09-13 | Tanaka Kikinzoku Kogyo K.K. | Lead pin with Au-Ge based brazing material |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH071790B2 (ja) | 1995-01-11 |
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