JPH071790B2 - プラグイン型半導体パツケ−ジの製造方法 - Google Patents
プラグイン型半導体パツケ−ジの製造方法Info
- Publication number
- JPH071790B2 JPH071790B2 JP60254188A JP25418885A JPH071790B2 JP H071790 B2 JPH071790 B2 JP H071790B2 JP 60254188 A JP60254188 A JP 60254188A JP 25418885 A JP25418885 A JP 25418885A JP H071790 B2 JPH071790 B2 JP H071790B2
- Authority
- JP
- Japan
- Prior art keywords
- external lead
- layer
- type semiconductor
- semiconductor package
- nickel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07541—Controlling the environment, e.g. atmosphere composition or temperature
- H10W72/07551—Controlling the environment, e.g. atmosphere composition or temperature characterised by changes in properties of the bond wires during the connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体素子を収納するプラグイン型半導体パッ
ケージの製造方法に関するものである。
ケージの製造方法に関するものである。
（従来の技術） 従来、半導体素子、特に半導体集積回路素子を収納する
ためのプラグイン型半導体パッケージは第４図及び第５
図に示すようにセラミックス等の電気絶縁材料から成
り、その上面の略中央部に半導体素子を収納するための
凹部及び該凹部周辺から底面にかけて導出されたタング
ステン（Ｗ）、モリブデン（Mo）等の金属粉末から成る
メタライズ金属層12を有する絶縁基体11と、半導体素子
を外部回路に電気的に接続するための前記メタライズ金
属層12に銀ロウ等のロウ材16を介し取着された銅（Cu）
から成る多数の外部リードピン13と蓋体14とから構成さ
れており、その内部に半導体素子15が収納され、気密封
止されて半導体装置となる。
ためのプラグイン型半導体パッケージは第４図及び第５
図に示すようにセラミックス等の電気絶縁材料から成
り、その上面の略中央部に半導体素子を収納するための
凹部及び該凹部周辺から底面にかけて導出されたタング
ステン（Ｗ）、モリブデン（Mo）等の金属粉末から成る
メタライズ金属層12を有する絶縁基体11と、半導体素子
を外部回路に電気的に接続するための前記メタライズ金
属層12に銀ロウ等のロウ材16を介し取着された銅（Cu）
から成る多数の外部リードピン13と蓋体14とから構成さ
れており、その内部に半導体素子15が収納され、気密封
止されて半導体装置となる。
この従来のプラグイン型半導体パッケージでは、外部リ
ードピン13と外部回路との電気的接続を良好となすため
に、また外部リードピン13及び該外部リードピン13を取
着するロウ材16が酸化腐蝕するのを防止するために通
常、前記外部リードピン13及びロウ材16の外表面にはニ
ッケル（Ni）及び金（Au）の良導電性で、耐蝕性に優れ
た金属から成る被覆層17が電解メッキ法もしくは無電解
メッキ法により被着されている。
ードピン13と外部回路との電気的接続を良好となすため
に、また外部リードピン13及び該外部リードピン13を取
着するロウ材16が酸化腐蝕するのを防止するために通
常、前記外部リードピン13及びロウ材16の外表面にはニ
ッケル（Ni）及び金（Au）の良導電性で、耐蝕性に優れ
た金属から成る被覆層17が電解メッキ法もしくは無電解
メッキ法により被着されている。
（発明が解決しようとする問題点） しかし乍ら、この従来のプラグイン型半導体パッケージ
は、外部リードピンが銅（Cu）により形成されており、
銅（Cu）は極めて酸化され易い金属であることから、外
部リードピンに大気や大気中に含まれる水分等が接触す
ると該外部リードピンの表面には酸化被膜が容易に形成
されてしまう。そのためこの外部リードピンの外表面に
ニッケル（Ni）及び金（Au）をメッキ法により被着させ
た場合、外部リードピンはその表面に酸化被膜を有して
いることからメッキ金属層を強固に被着させることがで
きず、その結果、外部リードピンに半導体素子を取着収
納する際の熱や半導体素子が駆動した時に発生する熱等
が印加されるとメッキ金属層が外部リードピンの外表面
から剥離したり、接合部にフクレを発生し、外観不良を
生じるとともに外部リードピンの完全な酸化腐蝕の防止
ができないという欠点を有していた。
は、外部リードピンが銅（Cu）により形成されており、
銅（Cu）は極めて酸化され易い金属であることから、外
部リードピンに大気や大気中に含まれる水分等が接触す
ると該外部リードピンの表面には酸化被膜が容易に形成
されてしまう。そのためこの外部リードピンの外表面に
ニッケル（Ni）及び金（Au）をメッキ法により被着させ
た場合、外部リードピンはその表面に酸化被膜を有して
いることからメッキ金属層を強固に被着させることがで
きず、その結果、外部リードピンに半導体素子を取着収
納する際の熱や半導体素子が駆動した時に発生する熱等
が印加されるとメッキ金属層が外部リードピンの外表面
から剥離したり、接合部にフクレを発生し、外観不良を
生じるとともに外部リードピンの完全な酸化腐蝕の防止
ができないという欠点を有していた。
（発明の目的） 本発明は上記欠点に鑑み案出されたもので、その目的は
メッキ金属層の被着強度を大とし、外観不良を生じるこ
となく、外部リードピン及びロウ材の酸化腐蝕を完全に
防止することができるプラグイン型半導体パッケージの
製造方法を提供することにある。
メッキ金属層の被着強度を大とし、外観不良を生じるこ
となく、外部リードピン及びロウ材の酸化腐蝕を完全に
防止することができるプラグイン型半導体パッケージの
製造方法を提供することにある。
（問題点を解決するための手段） 本発明のプラグイン型半導体パッケージの製造方法は、
絶縁容器に設けたメタライズ金属層に、表面にニッケル
の保護層が焼付けられた銅から成る多数の外部リードピ
ンをロウ材を介して取着し、しかる後、前記少なくとも
外部リードピン及びロウ材の外表面をニッケル層で被覆
するとともに該ニッケル層表面を金属で被覆したことを
特徴とするものである。
絶縁容器に設けたメタライズ金属層に、表面にニッケル
の保護層が焼付けられた銅から成る多数の外部リードピ
ンをロウ材を介して取着し、しかる後、前記少なくとも
外部リードピン及びロウ材の外表面をニッケル層で被覆
するとともに該ニッケル層表面を金属で被覆したことを
特徴とするものである。
（実施例） 次に、本発明を添付の第１図乃至第３図に示す実施例に
基づき詳細に説明する。
基づき詳細に説明する。
第１図及び第２図は本発明の製造方法によって作製され
たプラグイン型半導体パッケージの一実施例を示し、１
はアルミナセラミックス等の電気絶縁材料から成る絶縁
基体であり、２は同じく電気絶縁材料から成る蓋体であ
る。この絶縁基体１と蓋体２とで絶縁容器が構成され
る。
たプラグイン型半導体パッケージの一実施例を示し、１
はアルミナセラミックス等の電気絶縁材料から成る絶縁
基体であり、２は同じく電気絶縁材料から成る蓋体であ
る。この絶縁基体１と蓋体２とで絶縁容器が構成され
る。
前記絶縁基体１にはその上面中央部に半導体素子を収納
するための凹部が設けてあり、凹部底面には半導体素子
３が接着材を介して取着される。
するための凹部が設けてあり、凹部底面には半導体素子
３が接着材を介して取着される。
また前記絶縁基体１の凹部周辺部から底面にかけてメタ
ライズ金属層４が被着形成されており、メタライズ金属
層４の凹部周辺には半導体素子３の電極がワイヤ５を介
して電気的に接続され、また基体１底面部には外部リー
ドピン６がロウ材７を介しロウ付けされる。
ライズ金属層４が被着形成されており、メタライズ金属
層４の凹部周辺には半導体素子３の電極がワイヤ５を介
して電気的に接続され、また基体１底面部には外部リー
ドピン６がロウ材７を介しロウ付けされる。
前記絶縁基体１及びメタライズ金属層４は、例えばセラ
ミック生シートを複数枚準備し、それぞれの生シートの
上面及び生シートに形成し貫通孔内にタングステン等の
金属粉末から成るメタライズペーストを厚膜手法によっ
て印刷塗布し、しかる後、これらを積層するとともに焼
結一体化させることによって形成される。
ミック生シートを複数枚準備し、それぞれの生シートの
上面及び生シートに形成し貫通孔内にタングステン等の
金属粉末から成るメタライズペーストを厚膜手法によっ
て印刷塗布し、しかる後、これらを積層するとともに焼
結一体化させることによって形成される。
前記絶縁基体１の底面に取着された外部リードピン６は
内部に収納される半導体素子３を外部回路と接続する作
用を為し、外部リードピン６を外部回路に設けたソケッ
ト等に挿入接続することによって内部に収納される半導
体素子３はメタライズ金属層４及び外部リードピン６を
介し外部回路と接続されることとなる。
内部に収納される半導体素子３を外部回路と接続する作
用を為し、外部リードピン６を外部回路に設けたソケッ
ト等に挿入接続することによって内部に収納される半導
体素子３はメタライズ金属層４及び外部リードピン６を
介し外部回路と接続されることとなる。
尚、前記外部リードピン６は銅（Cu）から成り、その外
表面にはニッケルから成る保護層6aが焼付けられてい
る。
表面にはニッケルから成る保護層6aが焼付けられてい
る。
また、前記外部リードピン６の外表面（実際には表面保
護層6aの外表面）及びロウ材７の外表面には外部リード
ピン６と外部回路との電気的接続を良好となすために、
また外部リードピン６及びロウ材７が酸化腐蝕するのを
防止するためにニッケル（Ni）層８と金（Cu）層９の二
層構造の被覆層10が従来周知の電解メッキ法もしくは無
電解メッキ法により被着されている。
護層6aの外表面）及びロウ材７の外表面には外部リード
ピン６と外部回路との電気的接続を良好となすために、
また外部リードピン６及びロウ材７が酸化腐蝕するのを
防止するためにニッケル（Ni）層８と金（Cu）層９の二
層構造の被覆層10が従来周知の電解メッキ法もしくは無
電解メッキ法により被着されている。
かくして、このプラグイン型半導体パッケージによれ
ば、絶縁基体１の凹部底面に半導体素子３を取着固定す
るとともに該半導体素子３の各電極をワイヤ５によりメ
タライズ金属４に接続させた後、絶縁基体１と蓋体２と
をガラス、樹脂等の封止部材で取着させることによりそ
の内部に半導体素子３を気密に封止し、半導体装置とな
る。
ば、絶縁基体１の凹部底面に半導体素子３を取着固定す
るとともに該半導体素子３の各電極をワイヤ５によりメ
タライズ金属４に接続させた後、絶縁基体１と蓋体２と
をガラス、樹脂等の封止部材で取着させることによりそ
の内部に半導体素子３を気密に封止し、半導体装置とな
る。
次に、本発明のプラグイン型半導体パッケージの製造方
法について説明する。
法について説明する。
第３図（ａ）〜（ｃ）は本発明のプラグイン型半導体パ
ッケージの製造方法の各工程毎の図である。
ッケージの製造方法の各工程毎の図である。
まず、銅（Cu）を従来周知の金属加工法により円柱状に
形成し、外部リードピン６を作製する。次に、この外部
リードピン６の外表面にニッケル（Ni）を、例えば電解
メッキ法により被着させるとともに600〜800℃の温度で
焼付け保護層6aを形成する〔第３図（ａ）〕。この保護
層6aは銅（Cu）から成る外部リードピン６の表面に酸化
被膜が形成されるのを防止する作用を為す。
形成し、外部リードピン６を作製する。次に、この外部
リードピン６の外表面にニッケル（Ni）を、例えば電解
メッキ法により被着させるとともに600〜800℃の温度で
焼付け保護層6aを形成する〔第３図（ａ）〕。この保護
層6aは銅（Cu）から成る外部リードピン６の表面に酸化
被膜が形成されるのを防止する作用を為す。
前記保護層6aは、例えば硫酸ニッケル180〜300g/l、塩
化ニッケル30〜60g/l、ホウ酸20〜60g/l、から成るニッ
ケルメッキ浴中に外部リードピン６を浸漬するとともに
電流密度が２〜4A/dm2となるような電界を約３分間印加
し、外部リードピン６の外表面に約２μｍの厚みのニッ
ケルメッキ金属を析出被着させることによって形成され
る。
化ニッケル30〜60g/l、ホウ酸20〜60g/l、から成るニッ
ケルメッキ浴中に外部リードピン６を浸漬するとともに
電流密度が２〜4A/dm2となるような電界を約３分間印加
し、外部リードピン６の外表面に約２μｍの厚みのニッ
ケルメッキ金属を析出被着させることによって形成され
る。
次に、前記外表面ニッケル（Ni）から成る保護層6aを有
する外部リードピン６を絶縁基体１のメタライズ金属層
４にロウ材７を介して取着する〔第３図（ｂ）〕。この
時のロウ材７としては、例えば銀ロウ（銀−銅合金）が
使用され、メタライズ金属層４に銀ロウの薄板を介して
外部リードピン６を当接させ、しかる後、還元雰囲気
中、約850℃の温度に加熱し、銀ロウを溶融させること
によってメタライズ金属層４に外部リードピン６が取着
される。
する外部リードピン６を絶縁基体１のメタライズ金属層
４にロウ材７を介して取着する〔第３図（ｂ）〕。この
時のロウ材７としては、例えば銀ロウ（銀−銅合金）が
使用され、メタライズ金属層４に銀ロウの薄板を介して
外部リードピン６を当接させ、しかる後、還元雰囲気
中、約850℃の温度に加熱し、銀ロウを溶融させること
によってメタライズ金属層４に外部リードピン６が取着
される。
そして次に、前記外部リードピン６の表面（実際には保
護層6a表面）及びロウ材７表面に、例えば、電解メッキ
法によりニッケル層８と金層９の二層構造の被覆層10を
被着させ〔第３図（ｃ）〕、これによって第１図及び第
２図に示すプラグイン型半導体パッケージが完成する。
護層6a表面）及びロウ材７表面に、例えば、電解メッキ
法によりニッケル層８と金層９の二層構造の被覆層10を
被着させ〔第３図（ｃ）〕、これによって第１図及び第
２図に示すプラグイン型半導体パッケージが完成する。
尚、前記被覆層10のうちニッケル層８はロウ材７と金層
９とがなじみが悪く、ロウ材７表面に直線金層９を強固
に被着できないこと、及び外部リードピン６の表面に保
護層6aを焼付けた際、外部リードピン６の一部が保護層
6aの表面に拡散析出し、これが金層９となじみが悪く、
金層９を直接被着させた場合、その被着強度が大きく低
下してしまうこと等から外部リードピン６及びロウ材７
表面に金層９を強固に被着させるために設けられた層で
あり、例えば外部リードピン６表面の保護層6aと同様の
メッキ浴を用いて電解メッキ法により外部リードピン６
表面（実際には保護層6a表面）及びロウ材７表面に被着
形成される。
９とがなじみが悪く、ロウ材７表面に直線金層９を強固
に被着できないこと、及び外部リードピン６の表面に保
護層6aを焼付けた際、外部リードピン６の一部が保護層
6aの表面に拡散析出し、これが金層９となじみが悪く、
金層９を直接被着させた場合、その被着強度が大きく低
下してしまうこと等から外部リードピン６及びロウ材７
表面に金層９を強固に被着させるために設けられた層で
あり、例えば外部リードピン６表面の保護層6aと同様の
メッキ浴を用いて電解メッキ法により外部リードピン６
表面（実際には保護層6a表面）及びロウ材７表面に被着
形成される。
また、前記被覆層10のうち金層９は外部リードピン６と
外部回路との電気的絶縁を良好となすために、また外部
リードピン６及びロウ材７が酸化腐蝕するのを防止する
ために設けられた層であり、例えばシアン化第一金カリ
ウム６〜23.5g/l、リン酸一カリウム０〜90g/l、クエン
酸15〜90g/l、から成る金メッキ浴中に外部リードピン
６が取着された絶縁基体１を浸漬するとともに電流密度
が0.2〜1.0A/dm2となるような電界を約20分間印加する
ことによって外部リードピン６及びロウ材７表面に被着
したニッケル層８上に被着される。この金層９はニッケ
ル層８と極めてなじみが良いことからその被着強度は極
めて大となすことができる。
外部回路との電気的絶縁を良好となすために、また外部
リードピン６及びロウ材７が酸化腐蝕するのを防止する
ために設けられた層であり、例えばシアン化第一金カリ
ウム６〜23.5g/l、リン酸一カリウム０〜90g/l、クエン
酸15〜90g/l、から成る金メッキ浴中に外部リードピン
６が取着された絶縁基体１を浸漬するとともに電流密度
が0.2〜1.0A/dm2となるような電界を約20分間印加する
ことによって外部リードピン６及びロウ材７表面に被着
したニッケル層８上に被着される。この金層９はニッケ
ル層８と極めてなじみが良いことからその被着強度は極
めて大となすことができる。
（発明の効果） かくして、本発明のプラグイン型半導体パッケージの製
造方法によれば酸化され易い銅（Cu）から成る外部リー
ドピンの表面をニッケルを焼付て成る保護層で保護した
ことから外部リードピンに大気や大気中に含まれる水分
等が接触したとしても酸化被悪を形成することは一切な
く、絶縁容器に設けたメタライズ金属層にロウ材を介し
て取着した後、外部リードピン及びロウ材の外表面にニ
ッケル（Ni）及び金（Au）等の良導電性で、耐蝕性に優
れた金属を被着したとしても、その被着強度を極めて大
となすことができ、外観不良や外部リードピンの酸化腐
蝕の原因となる被覆層の剥離やフクレを皆無となすこと
ができる。
造方法によれば酸化され易い銅（Cu）から成る外部リー
ドピンの表面をニッケルを焼付て成る保護層で保護した
ことから外部リードピンに大気や大気中に含まれる水分
等が接触したとしても酸化被悪を形成することは一切な
く、絶縁容器に設けたメタライズ金属層にロウ材を介し
て取着した後、外部リードピン及びロウ材の外表面にニ
ッケル（Ni）及び金（Au）等の良導電性で、耐蝕性に優
れた金属を被着したとしても、その被着強度を極めて大
となすことができ、外観不良や外部リードピンの酸化腐
蝕の原因となる被覆層の剥離やフクレを皆無となすこと
ができる。
第１図は本発明の製造方法によって作製されたプラグイ
ン型半導体パッケージの断面図、第２図は第１図の要部
拡大断面図、第３図（ａ）乃至（ｃ）は本発明の製造方
法を説明するための各工程毎の断面図、第４図は従来の
プラグイン型半導体パッケージの断面図、第５図は第４
図の要部拡大断面図である。 1:絶縁基体、2:蓋体 4:メタライズ金属層 6:外部リードピン、6a:保護層 7:ロウ材、8:ニッケル層 9:金層、10:被覆層
ン型半導体パッケージの断面図、第２図は第１図の要部
拡大断面図、第３図（ａ）乃至（ｃ）は本発明の製造方
法を説明するための各工程毎の断面図、第４図は従来の
プラグイン型半導体パッケージの断面図、第５図は第４
図の要部拡大断面図である。 1:絶縁基体、2:蓋体 4:メタライズ金属層 6:外部リードピン、6a:保護層 7:ロウ材、8:ニッケル層 9:金層、10:被覆層
Claims (1)
- 【請求項１】絶縁容器に設けたメタライズ金属層に、表
面にニッケルの保護層が焼付けられた銅から成る多数の
外部リードピンをロウ材を介して取着し、しかる後、前
記少なくとも外部リードピン及びロウ材の外表面をニッ
ケル層、金層で順次、被覆することを特徴とするプラグ
イン型半導体パッケージの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60254188A JPH071790B2 (ja) | 1985-11-12 | 1985-11-12 | プラグイン型半導体パツケ−ジの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60254188A JPH071790B2 (ja) | 1985-11-12 | 1985-11-12 | プラグイン型半導体パツケ−ジの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62113457A JPS62113457A (ja) | 1987-05-25 |
| JPH071790B2 true JPH071790B2 (ja) | 1995-01-11 |
Family
ID=17261459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60254188A Expired - Lifetime JPH071790B2 (ja) | 1985-11-12 | 1985-11-12 | プラグイン型半導体パツケ−ジの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH071790B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01313969A (ja) * | 1988-06-13 | 1989-12-19 | Hitachi Ltd | 半導体装置 |
| JP2967621B2 (ja) * | 1991-08-27 | 1999-10-25 | 日本電気株式会社 | 半導体装置用パッケージの製造方法 |
| US6336269B1 (en) * | 1993-11-16 | 2002-01-08 | Benjamin N. Eldridge | Method of fabricating an interconnection element |
| US6835898B2 (en) | 1993-11-16 | 2004-12-28 | Formfactor, Inc. | Electrical contact structures formed by configuring a flexible wire to have a springable shape and overcoating the wire with at least one layer of a resilient conductive material, methods of mounting the contact structures to electronic components, and applications for employing the contact structures |
| EP0792517B1 (en) * | 1994-11-15 | 2003-10-22 | Formfactor, Inc. | Electrical contact structures from flexible wire |
| US6727579B1 (en) | 1994-11-16 | 2004-04-27 | Formfactor, Inc. | Electrical contact structures formed by configuring a flexible wire to have a springable shape and overcoating the wire with at least one layer of a resilient conductive material, methods of mounting the contact structures to electronic components, and applications for employing the contact structures |
| JP4079527B2 (ja) * | 1998-07-15 | 2008-04-23 | 富士通コンポーネント株式会社 | リードピンの部分めっき方法 |
| JP2003223945A (ja) * | 2002-01-30 | 2003-08-08 | Tanaka Kikinzoku Kogyo Kk | Ａｕ−Ｇｅ系ろう材付リードピン |
-
1985
- 1985-11-12 JP JP60254188A patent/JPH071790B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62113457A (ja) | 1987-05-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH071790B2 (ja) | プラグイン型半導体パツケ−ジの製造方法 | |
| JPH0763083B2 (ja) | 端子接続構造およびその接続方法 | |
| JP2554879B2 (ja) | プラグイン型半導体素子収納用パツケ−ジの製造方法 | |
| JP2009224651A (ja) | 配線基板およびその製造方法 | |
| JP2627509B2 (ja) | 導電層を有する電子部品 | |
| JP3420469B2 (ja) | 配線基板 | |
| JP2948988B2 (ja) | 電解メッキ方法 | |
| JP2690666B2 (ja) | 半導体素子収納用パッケージの製造方法 | |
| JP2571944B2 (ja) | チップキャリア | |
| JP3231984B2 (ja) | 半導体素子収納用パッケージ及びその製造方法 | |
| JPH0736952B2 (ja) | メタライズ金属層の表面被覆構造 | |
| JPS635238Y2 (ja) | ||
| JPH06302741A (ja) | 半導体素子収納用パッケージの製造方法 | |
| JP3645744B2 (ja) | セラミック配線基板 | |
| JP2604621B2 (ja) | 半導体素子収納用パッケージの製造方法 | |
| JP2543149Y2 (ja) | 半導体素子収納用パッケージ | |
| JPS6158259A (ja) | チツプキヤリア | |
| JPH075642Y2 (ja) | 固定部材付集積回路パッケージ | |
| JP2550488Y2 (ja) | プラグイン型半導体素子収納用パッケージ | |
| JP2724864B2 (ja) | 半導体素子収納用パッケージ | |
| JP2685159B2 (ja) | 電子部品収納用パッケージ | |
| JPH0745962Y2 (ja) | 半導体素子収納用パッケージ | |
| JPH01168049A (ja) | 半導体素子収納用パッケージの製造方法 | |
| JPH0732209B2 (ja) | 半導体装置用セラミック容器 | |
| JP2000114422A (ja) | 電子部品用パッケージ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |