JPS6211372A - 同期クロツク信号発生器 - Google Patents
同期クロツク信号発生器Info
- Publication number
- JPS6211372A JPS6211372A JP60150754A JP15075485A JPS6211372A JP S6211372 A JPS6211372 A JP S6211372A JP 60150754 A JP60150754 A JP 60150754A JP 15075485 A JP15075485 A JP 15075485A JP S6211372 A JPS6211372 A JP S6211372A
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- JP
- Japan
- Prior art keywords
- clock signal
- signal
- digital
- video signal
- digital video
- Prior art date
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- Pending
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- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は映像信号中の同期信号に同期したクロック信号
を発生する同期クロック信号発生器に関するものである
。
を発生する同期クロック信号発生器に関するものである
。
従来の技術
第２図は従来の同期クロック信号発生器のブロック図を
示すもので、図中の各構成要素は２０８のＶＣＯを除い
てすべてディジタル回路で構成されている。第２図の２
０１はＡ／Ｄ変換されたディジタル映像信号入力端子、
２０２は内部水平同期パルス（以下ＨＰパルスと略す）
入力端子、２０３は位相検出器、２０４は加算器、２０
５はＶ ＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ ０ｓ
ｃＮ１ａｆｏｒ 、電圧制御発振器）２０８の印加電圧
を決定する比較器２０６の基準値を入力する基準値入力
端子、２０６は比較器、２０７はＤ／Ａ変換器、２０８
はＶＣＯｌそして２０９はクロック信号出力端子である
。
示すもので、図中の各構成要素は２０８のＶＣＯを除い
てすべてディジタル回路で構成されている。第２図の２
０１はＡ／Ｄ変換されたディジタル映像信号入力端子、
２０２は内部水平同期パルス（以下ＨＰパルスと略す）
入力端子、２０３は位相検出器、２０４は加算器、２０
５はＶ ＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ ０ｓ
ｃＮ１ａｆｏｒ 、電圧制御発振器）２０８の印加電圧
を決定する比較器２０６の基準値を入力する基準値入力
端子、２０６は比較器、２０７はＤ／Ａ変換器、２０８
はＶＣＯｌそして２０９はクロック信号出力端子である
。
Ａ／Ｄ変換器でアナログ信号からディジタル信号に変換
されたディジタル映像信号は第２図のディジタル映像信
号入力端子２０１に入力され、位相検出器２０３に加え
られる。位相検出器２０３では前記ディジタル映像信号
の水平同期信号とＶＣ０２０８からのクロック信号によ
り発生され、内部水平同期パルス入力端子２０２よ多入
力されたＨＰパルスとを比較し、位相差を検出して加算
器２０４に加える。加算器２０４は前記検出された位相
差を前記ＨＰパルス毎にオーバーフロー処理を行ないな
がら加算し、比較器２０６の一方の入力端子に、水平走
査周期のディジタル位相検出値として加える。一方比較
器２０６の他方の入力端子には、Ｄ／Ａ変換器２０７か
らの出力信号（アナログ電圧値）がＶＣ０２０８の周波
数ならびに位相の引き込み範囲内に入るような比較の基
準ディジタル値が基準値入力端子２０５を通して入力さ
れる。このように比較器２０６に入力された前記ディジ
タル位相検出値は前記基準ディジタル値と比較され、正
負両方の値を有する差信号としてＤ／Ａ変換器２０７で
アナログ電圧値に変換された後、ｖＣ０２０８に加えら
れる。ＶＣ０２０８では前記のアナログ電圧値に応じた
周波数で発振し、その出力であるクロック信号をクロ・
ンク信号出力端子２０９から出力する。出力されたクロ
ック信号は各ディジタル回路に供給される。
されたディジタル映像信号は第２図のディジタル映像信
号入力端子２０１に入力され、位相検出器２０３に加え
られる。位相検出器２０３では前記ディジタル映像信号
の水平同期信号とＶＣ０２０８からのクロック信号によ
り発生され、内部水平同期パルス入力端子２０２よ多入
力されたＨＰパルスとを比較し、位相差を検出して加算
器２０４に加える。加算器２０４は前記検出された位相
差を前記ＨＰパルス毎にオーバーフロー処理を行ないな
がら加算し、比較器２０６の一方の入力端子に、水平走
査周期のディジタル位相検出値として加える。一方比較
器２０６の他方の入力端子には、Ｄ／Ａ変換器２０７か
らの出力信号（アナログ電圧値）がＶＣ０２０８の周波
数ならびに位相の引き込み範囲内に入るような比較の基
準ディジタル値が基準値入力端子２０５を通して入力さ
れる。このように比較器２０６に入力された前記ディジ
タル位相検出値は前記基準ディジタル値と比較され、正
負両方の値を有する差信号としてＤ／Ａ変換器２０７で
アナログ電圧値に変換された後、ｖＣ０２０８に加えら
れる。ＶＣ０２０８では前記のアナログ電圧値に応じた
周波数で発振し、その出力であるクロック信号をクロ・
ンク信号出力端子２０９から出力する。出力されたクロ
ック信号は各ディジタル回路に供給される。
以上のように本同期クロック信号発生器はＰＬＬを形成
しておシ、最終的には最適同期状態すなわち前記ディジ
タル映像信号中の水平同期信号と位相の一致したクロッ
ク信号を発生する。
しておシ、最終的には最適同期状態すなわち前記ディジ
タル映像信号中の水平同期信号と位相の一致したクロッ
ク信号を発生する。
発明が解決しようとする問題点
しかしながら、上記のような構成では、映像信号が伝送
される伝送系において歪（伝送歪、・・・・・・例えば
周波数振幅特性９周波数群遅延特性において送受のマツ
チングがとれていない、映像信号中の水平同期信号付近
にランダム雑音（特にインパルス雑音など）が発生した
時など）が発生した時、前記の歪は第２図加算器２０４
のオーバーフロー処理である程度吸収されるものの、大
部分は同図ＶＣ０２０８への入力アナログ電圧値の変動
となって表われ、クロック信号のジッタとか、映像信号
のサンプリング位相ずれによる表示画面上でのリンギン
クヤオーバシュート、アンダーシュートが目立つなどの
問題点を有、していた。
される伝送系において歪（伝送歪、・・・・・・例えば
周波数振幅特性９周波数群遅延特性において送受のマツ
チングがとれていない、映像信号中の水平同期信号付近
にランダム雑音（特にインパルス雑音など）が発生した
時など）が発生した時、前記の歪は第２図加算器２０４
のオーバーフロー処理である程度吸収されるものの、大
部分は同図ＶＣ０２０８への入力アナログ電圧値の変動
となって表われ、クロック信号のジッタとか、映像信号
のサンプリング位相ずれによる表示画面上でのリンギン
クヤオーバシュート、アンダーシュートが目立つなどの
問題点を有、していた。
本発明はかかる点に鑑みてなされたもので、上記問題点
のシち、特に前記ランダム雑音によるクロック信号のジ
ッタを軽減することが可能な同期クロック信号発生器を
提供することを目的とする。
のシち、特に前記ランダム雑音によるクロック信号のジ
ッタを軽減することが可能な同期クロック信号発生器を
提供することを目的とする。
問題点を解決するための手段
本発明は上記問題を解決するため、Ａ／Ｄ変換されたデ
ィジタル映像信号をＬＰＦ （低域Ｆ波器、Ｌｏｗ Ｐ
ａ５ｓ Ｆｉｌｔｅｒ ）を通し高域成分を除去した後
、位相検出器に加え、ＶＣＯで発生したクロック信号か
ら発生されたＨＰパルスと前記ディジタル映像信号中の
水平同期信号との位相差を検出し、基準値と比較した出
力をアナログ電圧値に変換したのちＶＣＯに印加し、Ｖ
ＣＯの出力であるクロック信号の発振周波数を制御する
ものである。
ィジタル映像信号をＬＰＦ （低域Ｆ波器、Ｌｏｗ Ｐ
ａ５ｓ Ｆｉｌｔｅｒ ）を通し高域成分を除去した後
、位相検出器に加え、ＶＣＯで発生したクロック信号か
ら発生されたＨＰパルスと前記ディジタル映像信号中の
水平同期信号との位相差を検出し、基準値と比較した出
力をアナログ電圧値に変換したのちＶＣＯに印加し、Ｖ
ＣＯの出力であるクロック信号の発振周波数を制御する
ものである。
作 用
本発明は上記した構成により、ディジタル映像信号中の
水平同期信号付近にランダム雑音（特にインパルス雑音
など）が発生した時、ＬＰＦを通すことにより雑音成分
の高域成分を除去できるため、位相検出出力の変動すな
わちＶＣＯの前記入力アナログ電圧値の変動がおさえら
れることにより、■ｃｏの出力であるクロック信号の発
振周波数の変動を最少におさえる。
水平同期信号付近にランダム雑音（特にインパルス雑音
など）が発生した時、ＬＰＦを通すことにより雑音成分
の高域成分を除去できるため、位相検出出力の変動すな
わちＶＣＯの前記入力アナログ電圧値の変動がおさえら
れることにより、■ｃｏの出力であるクロック信号の発
振周波数の変動を最少におさえる。
実施例
第１図は本発明の同期クロ・ツク信号発生器の一実施例
を示すブロック図で、１０１はＡ／Ｄ変換されたディジ
タル映像信号入力端子、１０２はＬＰＦ１１０３は位相
検出器、１０４はＶＣＯ１０９の出力であるクロック信
号から発生した内部水平同期パルス入力端子、１０５は
加算器、１０６は基準値入力端子、１０７は比較器、１
０８はＤ／Ａ変換器、１０９はＶＣＯ，そして１１゜は
クロック信号出力端子である。
を示すブロック図で、１０１はＡ／Ｄ変換されたディジ
タル映像信号入力端子、１０２はＬＰＦ１１０３は位相
検出器、１０４はＶＣＯ１０９の出力であるクロック信
号から発生した内部水平同期パルス入力端子、１０５は
加算器、１０６は基準値入力端子、１０７は比較器、１
０８はＤ／Ａ変換器、１０９はＶＣＯ，そして１１゜は
クロック信号出力端子である。
Ａ／Ｄ変換されたディジタル映像信号はディジタル映像
信号入力端子１０１に入力され、ＬＰＦ１０２で高域成
分が除去された後、位相検出器１０３に入力される。位
相検出器１０３では前記ディジタル映像信号中の水平同
期信号と内部水平同期パルス入力端子１０４より入力さ
れた前記ＨＰパルスとを比較し、位相差を検出して加算
器１０５に供給する。加算器１０６は前記検出された位
相差を前記ＨＰパルス毎にオーバーフロー処理を行ない
ながら加算し、比較器１０７の一方の入力端子に水平走
査周期のディジタル位相検出値として加える。一方比較
器１０７の他方の入力端子には基準値入力端子１０６か
らのディジタル基準位が入力され、前記のディジタル位
相検出値と比較され、正負両方の値を有する差信号とし
てＤ／Ａ変換器１０８でアナログ電圧値に変検されｖＣ
ｏ１ｏ９に加えられる。ｖＣｏ１０９は前記アナログ電
圧値でクロック信号の発振周波数を制御し、クロック信
号出力端子１１０からクロック信号として出力する。
信号入力端子１０１に入力され、ＬＰＦ１０２で高域成
分が除去された後、位相検出器１０３に入力される。位
相検出器１０３では前記ディジタル映像信号中の水平同
期信号と内部水平同期パルス入力端子１０４より入力さ
れた前記ＨＰパルスとを比較し、位相差を検出して加算
器１０５に供給する。加算器１０６は前記検出された位
相差を前記ＨＰパルス毎にオーバーフロー処理を行ない
ながら加算し、比較器１０７の一方の入力端子に水平走
査周期のディジタル位相検出値として加える。一方比較
器１０７の他方の入力端子には基準値入力端子１０６か
らのディジタル基準位が入力され、前記のディジタル位
相検出値と比較され、正負両方の値を有する差信号とし
てＤ／Ａ変換器１０８でアナログ電圧値に変検されｖＣ
ｏ１ｏ９に加えられる。ｖＣｏ１０９は前記アナログ電
圧値でクロック信号の発振周波数を制御し、クロック信
号出力端子１１０からクロック信号として出力する。
発明の効果
以上述べてきたように、本発明によれば、簡単な回路構
成で、映像信号中の水平同期信号付近にランダム雑音が
発生した時、その雑音成分によるクロック信号のジッタ
を軽減することができ、実用的にきわめて有用である。
成で、映像信号中の水平同期信号付近にランダム雑音が
発生した時、その雑音成分によるクロック信号のジッタ
を軽減することができ、実用的にきわめて有用である。
第１図は本発明の一実施例における同期クロック信号発
生器を示すブロック図、第２図は従来の同期クロック信
号発生器を示すブロック図である。
生器を示すブロック図、第２図は従来の同期クロック信
号発生器を示すブロック図である。
Claims (1)
- 低域ろ波器により高域成分の除去されたディジタル映像
信号中の水平同期信号と電圧制御発振器の出力であるク
ロック信号から発生した内部水平同期パルスとから位相
差を検出し、その出力を基準値と比較したディジタル出
力値をアナログ電圧値に変換し前記電圧制御発振器に印
加し、前記ディジタル映像信号中の水平同期信号に同期
したクロック信号を得る同期クロック信号発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150754A JPS6211372A (ja) | 1985-07-09 | 1985-07-09 | 同期クロツク信号発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150754A JPS6211372A (ja) | 1985-07-09 | 1985-07-09 | 同期クロツク信号発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6211372A true JPS6211372A (ja) | 1987-01-20 |
Family
ID=15503683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60150754A Pending JPS6211372A (ja) | 1985-07-09 | 1985-07-09 | 同期クロツク信号発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6211372A (ja) |
-
1985
- 1985-07-09 JP JP60150754A patent/JPS6211372A/ja active Pending
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