JPH04319869A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH04319869A JPH04319869A JP3114120A JP11412091A JPH04319869A JP H04319869 A JPH04319869 A JP H04319869A JP 3114120 A JP3114120 A JP 3114120A JP 11412091 A JP11412091 A JP 11412091A JP H04319869 A JPH04319869 A JP H04319869A
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- JP
- Japan
- Prior art keywords
- flip
- signal
- input
- output
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronizing For Television (AREA)
- Television Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＵＳＥ信号等の再生
回路に使用するディジタル処理回路のリサンプルクロッ
クパルスを発生させる位相同期回路に関する。近年のＭ
ＵＳＥ方式のように信号のサンプル値伝送している場合
、受像装置側で信号再生用のディジタル処理回路に使用
するリサンプルクロックパルスを発生させる必要があり
、リサンプルクロックパルスは正確に入力同期信号、例
えば水平同期信号の位相に同期したものとする必要があ
る。受像装置としては、ＨＤＴＶ信号と、ＥＤＴＶ信号
とを共用に受像できるものが望まれており、従って、こ
の受像装置に組み込む位相同期回路としては、水平周波
数が相互に異なり、３３．７５ＫＨｚを使用したＨＤＴ
Ｖ信号、あるいは、３１．５ＫＨｚを使用したＥＤＴＶ
信号が入力された場合も、各々の信号の水平同期信号に
同期したリサンプルクロックパルスを発生させることが
要求される。
回路に使用するディジタル処理回路のリサンプルクロッ
クパルスを発生させる位相同期回路に関する。近年のＭ
ＵＳＥ方式のように信号のサンプル値伝送している場合
、受像装置側で信号再生用のディジタル処理回路に使用
するリサンプルクロックパルスを発生させる必要があり
、リサンプルクロックパルスは正確に入力同期信号、例
えば水平同期信号の位相に同期したものとする必要があ
る。受像装置としては、ＨＤＴＶ信号と、ＥＤＴＶ信号
とを共用に受像できるものが望まれており、従って、こ
の受像装置に組み込む位相同期回路としては、水平周波
数が相互に異なり、３３．７５ＫＨｚを使用したＨＤＴ
Ｖ信号、あるいは、３１．５ＫＨｚを使用したＥＤＴＶ
信号が入力された場合も、各々の信号の水平同期信号に
同期したリサンプルクロックパルスを発生させることが
要求される。
【０００２】
【従来の技術】従来の位相同期回路は図３に示すように
、入力水平同期信号をワンショット・マルチバイブレー
タ８に入力し、同ワンショット・マルチバイブレータ８
でデューティを約５０％にして位相同期をとりやすくし
て、フリップフロップ回路３と、ループフィルタ４と、
電圧制御発振器５と、分周カウンタ６とからなる位相同
期回路に入力して、入力水平同期信号と位相を同期させ
た所定の周波数のクロックパルスを分周カウンタ６から
出力するようにしていた。ところが、ＨＤＴＶ信号を受
像するときにはＨＤＴＶ信号の３３．７５ＫＨｚを使用
した水平同期信号に同期したクロックパルスを発生させ
る必要があり、また、ＥＤＴＶ信号を受像するときには
ＥＤＴＶ信号の３１．５ＫＨｚを使用した水平同期信号
に同期したクロックパルスを発生させる必要があるが、
入力同期信号のデューティを各々５０％にして位相同期
回路に入力するために、２つのワンショット・マルチバ
イブレータを使用して位相同期回路に入力するか、ある
いは、一方の信号のデューティのみを約５０％にして位
相同期回路に入力するしかなかった。
、入力水平同期信号をワンショット・マルチバイブレー
タ８に入力し、同ワンショット・マルチバイブレータ８
でデューティを約５０％にして位相同期をとりやすくし
て、フリップフロップ回路３と、ループフィルタ４と、
電圧制御発振器５と、分周カウンタ６とからなる位相同
期回路に入力して、入力水平同期信号と位相を同期させ
た所定の周波数のクロックパルスを分周カウンタ６から
出力するようにしていた。ところが、ＨＤＴＶ信号を受
像するときにはＨＤＴＶ信号の３３．７５ＫＨｚを使用
した水平同期信号に同期したクロックパルスを発生させ
る必要があり、また、ＥＤＴＶ信号を受像するときには
ＥＤＴＶ信号の３１．５ＫＨｚを使用した水平同期信号
に同期したクロックパルスを発生させる必要があるが、
入力同期信号のデューティを各々５０％にして位相同期
回路に入力するために、２つのワンショット・マルチバ
イブレータを使用して位相同期回路に入力するか、ある
いは、一方の信号のデューティのみを約５０％にして位
相同期回路に入力するしかなかった。
【０００３】
【発明が解決しようとする課題】位相同期回路は入力同
期信号のデューティを５０％程度とすると、同期がとり
やすく比較的速く同期状態となるが、２つのワンショッ
ト・マルチバイブレータを使用すると回路が複雑となり
、また、入力同期信号の一方しかデューティを５０％に
できない場合、他方に対する同期が多少不安定となると
いった問題点があった。本発明は、周波数が相互に異な
る２つの入力同期信号に対して、各々の同期信号のデュ
ーティを約５０％にして、位相同期回路に入力できるよ
うにして、同期がとりやすく比較的速く同期状態となる
ような位相同期回路を提供することを目的とする。
期信号のデューティを５０％程度とすると、同期がとり
やすく比較的速く同期状態となるが、２つのワンショッ
ト・マルチバイブレータを使用すると回路が複雑となり
、また、入力同期信号の一方しかデューティを５０％に
できない場合、他方に対する同期が多少不安定となると
いった問題点があった。本発明は、周波数が相互に異な
る２つの入力同期信号に対して、各々の同期信号のデュ
ーティを約５０％にして、位相同期回路に入力できるよ
うにして、同期がとりやすく比較的速く同期状態となる
ような位相同期回路を提供することを目的とする。
【０００４】
【課題を解決するための手段】図１は、本発明の一実施
例を示す位相同期回路の電気回路ブロック図であり、同
図に示すように、ディジタル信号に変換された入力同期
信号を分周して出力する第１フリップフロップ回路２と
、前記出力と位相比較用信号との位相差を検出して出力
する第２フリップフロップ回路３と、前記出力をループ
フィルタ４を介して電圧制御発振器５に入力し、同入力
に応じて周波数を変化させてクロックパルスを発生し出
力する電圧制御発振器５と、前記出力を所定の周波数の
クロックパルスに分周して出力する分周カウンタ６と、
前記出力を分周して前記位相比較用信号として出力する
第３フリップフロップ回路７とからなり、前記電圧制御
発振器５から出力するクロックパルスと前記入力同期信
号との位相を同期せしめるようにしたものである。
例を示す位相同期回路の電気回路ブロック図であり、同
図に示すように、ディジタル信号に変換された入力同期
信号を分周して出力する第１フリップフロップ回路２と
、前記出力と位相比較用信号との位相差を検出して出力
する第２フリップフロップ回路３と、前記出力をループ
フィルタ４を介して電圧制御発振器５に入力し、同入力
に応じて周波数を変化させてクロックパルスを発生し出
力する電圧制御発振器５と、前記出力を所定の周波数の
クロックパルスに分周して出力する分周カウンタ６と、
前記出力を分周して前記位相比較用信号として出力する
第３フリップフロップ回路７とからなり、前記電圧制御
発振器５から出力するクロックパルスと前記入力同期信
号との位相を同期せしめるようにしたものである。
【０００５】
【作用】本発明は上記した構成により、入力同期信号に
位相を同期させたクロックパルスを発生させるようにし
ており、図２は、図１の位相同期回路の各部の波形を示
す波形図であり、入力同期信号ａを分周用のフリップフ
ロップ回路２のトリガー端子に入力し、フリップフロッ
プ回路２のバーＱ端子の出力をデータ入力端子Ｄに入力
しており、バーＱ端子の出力がＬレベルである場合、同
Ｌレベルの出力がデータ入力端子Ｄに加えられるように
しているため、入力同期信号ａの立ち下がりでデータ入
力端子Ｄに加えられたＬレベルの信号をラッチしてＱ出
力端子から信号ｂとして示すように出力され、次のトリ
ガー信号が加えられるまで同状態を維持する。
位相を同期させたクロックパルスを発生させるようにし
ており、図２は、図１の位相同期回路の各部の波形を示
す波形図であり、入力同期信号ａを分周用のフリップフ
ロップ回路２のトリガー端子に入力し、フリップフロッ
プ回路２のバーＱ端子の出力をデータ入力端子Ｄに入力
しており、バーＱ端子の出力がＬレベルである場合、同
Ｌレベルの出力がデータ入力端子Ｄに加えられるように
しているため、入力同期信号ａの立ち下がりでデータ入
力端子Ｄに加えられたＬレベルの信号をラッチしてＱ出
力端子から信号ｂとして示すように出力され、次のトリ
ガー信号が加えられるまで同状態を維持する。
【０００６】Ｑ出力端子がＬレベルの信号の出力状態で
ある場合、バーＱ端子はＨレベルの信号の出力状態であ
り、同Ｈレベルの信号がデータ入力端子Ｄに加えられて
おり、入力同期信号ａの次の立ち下がりでデータ入力端
子Ｄに加えられたＨレベルの信号をラッチしてＱ出力端
子から信号ｂとして示すように出力される。従って、入
力同期信号ａを１／２に分周した信号ｂが得られ、入力
同期信号ａの周波数に関係なく、例えば、３３．７５Ｋ
Ｈｚを使用したＨＤＴＶ信号の水平同期信号、あるいは
、３１．５ＫＨｚを使用したＥＤＴＶ信号の水平同期信
号が入力された場合でも、各々の入力水平同期信号のデ
ューティを約５０％にした出力信号がフリップフロップ
回路２から得られ、同信号を位相同期回路に入力するこ
とにより、同期がとりやすく比較的速く同期状態とする
ことができる。
ある場合、バーＱ端子はＨレベルの信号の出力状態であ
り、同Ｈレベルの信号がデータ入力端子Ｄに加えられて
おり、入力同期信号ａの次の立ち下がりでデータ入力端
子Ｄに加えられたＨレベルの信号をラッチしてＱ出力端
子から信号ｂとして示すように出力される。従って、入
力同期信号ａを１／２に分周した信号ｂが得られ、入力
同期信号ａの周波数に関係なく、例えば、３３．７５Ｋ
Ｈｚを使用したＨＤＴＶ信号の水平同期信号、あるいは
、３１．５ＫＨｚを使用したＥＤＴＶ信号の水平同期信
号が入力された場合でも、各々の入力水平同期信号のデ
ューティを約５０％にした出力信号がフリップフロップ
回路２から得られ、同信号を位相同期回路に入力するこ
とにより、同期がとりやすく比較的速く同期状態とする
ことができる。
【０００７】
【実施例】図１は、本発明の一実施例を示す位相同期回
路の電気回路ブロック図であり、１は入力端子であり、
同入力端子１を介してディジタル信号に変換された同期
信号ａをフリップフロップ回路２にトリガー信号として
入力しており、フリップフロップ回路２の一方のバーＱ
端子の出力をデータ入力端子Ｄに入力している。フリッ
プフロップ回路２の出力信号ｂはＱ端子から取り出して
フリップフロップ回路３のデータ入力端子Ｄに入力し、
同フリップフロップ回路３はトリガー端子に入力された
信号ｃと、信号ｂの位相差を検出してＱ端子から位相差
の検出信号ｄを出力してループフィルタ４に入力してい
る。ループフィルタ４では前記位相差の検出信号ｄを直
流信号に変換すると共に、高周波のノイズ成分を除去し
て電圧制御発振器５に入力し、電圧制御発振器５は同入
力に応じて発生させるクロックパルスの発振周波数を変
化させて出力し、分周カウンタ６に入力している。
路の電気回路ブロック図であり、１は入力端子であり、
同入力端子１を介してディジタル信号に変換された同期
信号ａをフリップフロップ回路２にトリガー信号として
入力しており、フリップフロップ回路２の一方のバーＱ
端子の出力をデータ入力端子Ｄに入力している。フリッ
プフロップ回路２の出力信号ｂはＱ端子から取り出して
フリップフロップ回路３のデータ入力端子Ｄに入力し、
同フリップフロップ回路３はトリガー端子に入力された
信号ｃと、信号ｂの位相差を検出してＱ端子から位相差
の検出信号ｄを出力してループフィルタ４に入力してい
る。ループフィルタ４では前記位相差の検出信号ｄを直
流信号に変換すると共に、高周波のノイズ成分を除去し
て電圧制御発振器５に入力し、電圧制御発振器５は同入
力に応じて発生させるクロックパルスの発振周波数を変
化させて出力し、分周カウンタ６に入力している。
【０００８】分周カウンタ６では入力されたクロックパ
ルスを所定の周波数のクロックパルスに分周して出力す
るようにしており、例えば、入力同期信号ａの２倍の周
波数のクロックパルスｅを出力しフリップフロップ回路
７のトリガー端子に入力している。フリップフロップ回
路７はバーＱ端子の出力をデータ入力端子Ｄに入力し、
位相比較用の信号ｃはＱ端子から取り出して、フリップ
フロップ回路３のトリガー端子に入力するようにしてい
る。図２は、図１の位相同期回路の各部の波形を示す波
形図であり、波形ａは入力同期信号波形であり、同入力
同期信号は分周用のフリップフロップ回路２にトリガー
信号として入力するようにしている。波形ｂは分周用の
フリップフロップ回路２の出力波形であり、入力同期信
号を１／２に分周して位相比較用フリップフロップ回路
３のデータ入力端子Ｄに入力している。
ルスを所定の周波数のクロックパルスに分周して出力す
るようにしており、例えば、入力同期信号ａの２倍の周
波数のクロックパルスｅを出力しフリップフロップ回路
７のトリガー端子に入力している。フリップフロップ回
路７はバーＱ端子の出力をデータ入力端子Ｄに入力し、
位相比較用の信号ｃはＱ端子から取り出して、フリップ
フロップ回路３のトリガー端子に入力するようにしてい
る。図２は、図１の位相同期回路の各部の波形を示す波
形図であり、波形ａは入力同期信号波形であり、同入力
同期信号は分周用のフリップフロップ回路２にトリガー
信号として入力するようにしている。波形ｂは分周用の
フリップフロップ回路２の出力波形であり、入力同期信
号を１／２に分周して位相比較用フリップフロップ回路
３のデータ入力端子Ｄに入力している。
【０００９】波形ｃは位相比較用信号であり、前記位相
比較用フリップフロップ回路３にトリガー信号として入
力するようにしており、図２の波形ｃに示すように波形
ｂより位相が遅れている場合は、波形ｃの立ち下がりで
フリップフロップ回路３のデータ入力端子Ｄに入力して
いる波形ｂのＬレベルの部分をラッチしてＱ出力端子か
ら出力するようにしており、波形ｄに示す信号を出力し
てループフィルタ４を介して電圧制御発振器５に加えて
、電圧制御発振器５は発振周波数を変化させて入力同期
信号に同期したクロックパルスを発生させる。あるいは
、位相比較用信号として図２の波形ｃ′に示すように波
形ｂより位相が進んだ信号が入力された場合、波形ｃ′
の立ち下がりでフリップフロップ回路３のデータ入力端
子Ｄに入力している波形ｂのＨレベルの部分をラッチし
てＱ出力端子から出力するようにしており、波形ｄ′に
示す信号を出力してループフィルタ４を介して電圧制御
発振器５に加えて、電圧制御発振器５は発振周波数を変
化させて入力同期信号に同期したクロックパルスを発生
させる。
比較用フリップフロップ回路３にトリガー信号として入
力するようにしており、図２の波形ｃに示すように波形
ｂより位相が遅れている場合は、波形ｃの立ち下がりで
フリップフロップ回路３のデータ入力端子Ｄに入力して
いる波形ｂのＬレベルの部分をラッチしてＱ出力端子か
ら出力するようにしており、波形ｄに示す信号を出力し
てループフィルタ４を介して電圧制御発振器５に加えて
、電圧制御発振器５は発振周波数を変化させて入力同期
信号に同期したクロックパルスを発生させる。あるいは
、位相比較用信号として図２の波形ｃ′に示すように波
形ｂより位相が進んだ信号が入力された場合、波形ｃ′
の立ち下がりでフリップフロップ回路３のデータ入力端
子Ｄに入力している波形ｂのＨレベルの部分をラッチし
てＱ出力端子から出力するようにしており、波形ｄ′に
示す信号を出力してループフィルタ４を介して電圧制御
発振器５に加えて、電圧制御発振器５は発振周波数を変
化させて入力同期信号に同期したクロックパルスを発生
させる。
【００１０】波形ｅは分周カウンタ６から出力される所
定の周波数に分周されたクロックパルスであり、入力同
期信号ａの２倍の周波数にしており、同クロックパルス
をフリップフロップ回路７のトリガー端子に入力してい
る。フリップフロップ回路７は分周用の回路であり、フ
リップフロップ回路２と同様な回路動作により、トリガ
ー端子に入力された信号ｅを分周して、Ｑ出力端子から
比較信号用の信号ｃを出力するようにしている。図１の
例では、フリップフロップ回路としてＤ型フリップフロ
ップ回路を使用するようにしているが、他のタイプのフ
リップフロップ回路を使用するようにしても良いし、ま
た、フリップフロップ回路７を使用する代わりに分周カ
ウンタ６から直接比較信号用の波形ｃを出力し、フリッ
プフロップ回路３に入力して位相比較するようにしても
良い。
定の周波数に分周されたクロックパルスであり、入力同
期信号ａの２倍の周波数にしており、同クロックパルス
をフリップフロップ回路７のトリガー端子に入力してい
る。フリップフロップ回路７は分周用の回路であり、フ
リップフロップ回路２と同様な回路動作により、トリガ
ー端子に入力された信号ｅを分周して、Ｑ出力端子から
比較信号用の信号ｃを出力するようにしている。図１の
例では、フリップフロップ回路としてＤ型フリップフロ
ップ回路を使用するようにしているが、他のタイプのフ
リップフロップ回路を使用するようにしても良いし、ま
た、フリップフロップ回路７を使用する代わりに分周カ
ウンタ６から直接比較信号用の波形ｃを出力し、フリッ
プフロップ回路３に入力して位相比較するようにしても
良い。
【００１１】
【発明の効果】以上説明したように、本発明によれば、
周波数が相互に異なる同期信号に対して、いずれの同期
信号が入力された場合であっても、入力同期信号のデュ
ーティを約５０％にして、位相同期回路に入力すること
ができ、同期がとりやすく比較的速く同期状態とするこ
とが可能な位相同期回路を提供することができる。
周波数が相互に異なる同期信号に対して、いずれの同期
信号が入力された場合であっても、入力同期信号のデュ
ーティを約５０％にして、位相同期回路に入力すること
ができ、同期がとりやすく比較的速く同期状態とするこ
とが可能な位相同期回路を提供することができる。
【図１】本発明の一実施例を示す位相同期回路の電気回
路ブロック図である。
路ブロック図である。
【図２】図１の位相同期回路の各部の波形を示す波形図
である。
である。
【図３】従来例の位相同期回路を示す電気回路ブロック
図である。
図である。
１ 入力端子
２ フリップフロップ回路
３ フリップフロップ回路
４ ループフィルタ
５ 電圧制御発振器
６ 分周カウンタ
７ フリップフロップ回路
Claims (2)
- 【請求項１】 ディジタル信号に変換された入力同期
信号を分周して出力する第１フリップフロップ回路と、
前記出力と位相比較用信号との位相差を検出して出力す
る第２フリップフロップ回路と、前記出力をループフィ
ルタを介して電圧制御発振器に入力し、同入力に応じて
周波数を変化させてクロックパルスを発生し出力する電
圧制御発振器と、前記出力を所定の周波数のクロックパ
ルスに分周して出力する分周カウンタと、前記出力を分
周して前記位相比較用信号として出力する第３フリップ
フロップ回路とからなり、前記電圧制御発振器から出力
するクロックパルスと前記入力同期信号との位相を同期
せしめることを特徴とする位相同期回路。 - 【請求項２】 前記第１フリップフロップ回路と第２
フリップフロップ回路と第３フリップフロップ回路が、
Ｄ型のフリップフロップ回路からなることを特徴とする
請求項１記載の位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3114120A JPH04319869A (ja) | 1991-04-18 | 1991-04-18 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3114120A JPH04319869A (ja) | 1991-04-18 | 1991-04-18 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04319869A true JPH04319869A (ja) | 1992-11-10 |
Family
ID=14629640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3114120A Pending JPH04319869A (ja) | 1991-04-18 | 1991-04-18 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04319869A (ja) |
-
1991
- 1991-04-18 JP JP3114120A patent/JPH04319869A/ja active Pending
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