JPS62115843A - Ｂｉ−ｃｍｏｓゲ−トアレイ - Google Patents
Ｂｉ−ｃｍｏｓゲ−トアレイInfo
- Publication number
- JPS62115843A JPS62115843A JP25710785A JP25710785A JPS62115843A JP S62115843 A JPS62115843 A JP S62115843A JP 25710785 A JP25710785 A JP 25710785A JP 25710785 A JP25710785 A JP 25710785A JP S62115843 A JPS62115843 A JP S62115843A
- Authority
- JP
- Japan
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- transistor
- current
- circuit
- gate array
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、同一チップ上にバイポーラトランジスタと、
ＮチャンネルおよびＰチャンネルのＭＯＳトランジスタ
とを含んで形成された、いわゆるＢｉ−ＣＭＯＳゲート
アレイに関する。
ＮチャンネルおよびＰチャンネルのＭＯＳトランジスタ
とを含んで形成された、いわゆるＢｉ−ＣＭＯＳゲート
アレイに関する。
本発明は、バイポーラトランジスタでプッシュプル構成
された出力インタフェース回路を含むＢｉ−ＣＭＯＳゲ
ートアレイにおいて、 インタフェース回路の出力が低レベルの場合オン状態と
なるバイポーラトランジスタへベース電流を供給する回
路に接続され、そのベース電流をしゃ断する回路を設け
ることにより、 Ｂｉ−ＣＭＯＳゲートアレイのリーク電流を上記ベース
電流に影響されずに測定できるようにし、製造の良否判
別に役立つようにしたものである。
された出力インタフェース回路を含むＢｉ−ＣＭＯＳゲ
ートアレイにおいて、 インタフェース回路の出力が低レベルの場合オン状態と
なるバイポーラトランジスタへベース電流を供給する回
路に接続され、そのベース電流をしゃ断する回路を設け
ることにより、 Ｂｉ−ＣＭＯＳゲートアレイのリーク電流を上記ベース
電流に影響されずに測定できるようにし、製造の良否判
別に役立つようにしたものである。
従来、ＣＭＯ５（相補型ＭＯ３Ｉ−ランジスタ）ゲート
アレイの出力インタフェース回路にバイポーラトランジ
スタを付加して高電流駆動能力化を図ったＢｉ−ＣＭＯ
Ｓゲートアレイや、内部論理ゲートにもバイポーラトラ
ンジスタを付加して高速論理機能を有したＢｉ−ＣＭＯ
Ｓゲートアレイがある（例えば、特公昭５９−３９０６
０号公ｉ）、これらのＢｉ−ＣＭＯＳゲートアレイでは
、バイポーラトランジスタの高速性、高駆動能力とＣＭ
Ｏ５の高集積性、低消費電力を合せ持つゲートアレイを
供給している。
アレイの出力インタフェース回路にバイポーラトランジ
スタを付加して高電流駆動能力化を図ったＢｉ−ＣＭＯ
Ｓゲートアレイや、内部論理ゲートにもバイポーラトラ
ンジスタを付加して高速論理機能を有したＢｉ−ＣＭＯ
Ｓゲートアレイがある（例えば、特公昭５９−３９０６
０号公ｉ）、これらのＢｉ−ＣＭＯＳゲートアレイでは
、バイポーラトランジスタの高速性、高駆動能力とＣＭ
Ｏ５の高集積性、低消費電力を合せ持つゲートアレイを
供給している。
第２図はかかる従来のＢｉ−ＣＭＯＳゲートアレイの一
例を示す回路図で、出力インタフェース回路を示す。第
２図において、１は入力端子で内部論理回路の出力が接
続される。２は出力端子、１２は電源端子、１３は接地
端子である。そして、ＰチャンネルＭＯ５Ｉ−ランジス
タ３と、ＮチャンネルＭＯ３）ランジスタ４．５とショ
ットキ型のＮＰＮ）ランジスタ８．９と、ショットキ型
のダイオード６．７と、抵抗１０．１１とを含んでいる
。
例を示す回路図で、出力インタフェース回路を示す。第
２図において、１は入力端子で内部論理回路の出力が接
続される。２は出力端子、１２は電源端子、１３は接地
端子である。そして、ＰチャンネルＭＯ５Ｉ−ランジス
タ３と、ＮチャンネルＭＯ３）ランジスタ４．５とショ
ットキ型のＮＰＮ）ランジスタ８．９と、ショットキ型
のダイオード６．７と、抵抗１０．１１とを含んでいる
。
上述した従来のＢｉ−ＣＭＯＳゲートアレイでは、内部
論理ゲートにもバイポーラトランジスタを用いたもので
も、消費電力をＣＭＯ３並に抑えるために待機時には電
源電流はリーク電流のみになるように設計される。とこ
ろが、第２図に示した出力インタフェース回路は電流駆
動能力を高めるために最終段のプッシュプル回路は、バ
イポーラ型のＮＰＮ ）ランジスタ８．９を使用してい
るが、その場合出力レベルが低レベルのときにオンして
いるＮＰＮ ｌ−ランジスタ９がカットオフしないよう
に、ベースに定常的に電流を供給しなければならない。
論理ゲートにもバイポーラトランジスタを用いたもので
も、消費電力をＣＭＯ３並に抑えるために待機時には電
源電流はリーク電流のみになるように設計される。とこ
ろが、第２図に示した出力インタフェース回路は電流駆
動能力を高めるために最終段のプッシュプル回路は、バ
イポーラ型のＮＰＮ ）ランジスタ８．９を使用してい
るが、その場合出力レベルが低レベルのときにオンして
いるＮＰＮ ｌ−ランジスタ９がカットオフしないよう
に、ベースに定常的に電流を供給しなければならない。
第２図においてはＮチャンネルＭＯＳトランジスタ５を
介して電源端子１２より供給される。このベース電流は
高々ミリアンペア程度であるが、このベース電流が流れ
ることにより、Ｂｉ−ｃＭｏｓゲートアレイ全体のリー
ク電流をモニタすることが不可能になる。待機時にはリ
ーク電流しか流れない相補型論理集積回路にとって、そ
のリーク電流を測定することはそのＢｉ−ＣＭＯＳゲー
トアレイがプロセス上、正常に製造されたかどうか判断
する上で非常に重要なパラメータである。このため上記
のように、定常的な電流が存在することはそのＢｉ−Ｃ
ＭＯＳゲートアレイが正常に製造されたかどうか判断す
る上で一つのパラメータを失ってしまう欠点があった。
介して電源端子１２より供給される。このベース電流は
高々ミリアンペア程度であるが、このベース電流が流れ
ることにより、Ｂｉ−ｃＭｏｓゲートアレイ全体のリー
ク電流をモニタすることが不可能になる。待機時にはリ
ーク電流しか流れない相補型論理集積回路にとって、そ
のリーク電流を測定することはそのＢｉ−ＣＭＯＳゲー
トアレイがプロセス上、正常に製造されたかどうか判断
する上で非常に重要なパラメータである。このため上記
のように、定常的な電流が存在することはそのＢｉ−Ｃ
ＭＯＳゲートアレイが正常に製造されたかどうか判断す
る上で一つのパラメータを失ってしまう欠点があった。
本発明の目的は、上記の欠点を除去することにより、定
常的な電流がしゃ断され、リーク電流のみ測定でき、製
造の良否を判断できるＢｉ−ＣＭＯＳゲートアレイを提
供することにある。
常的な電流がしゃ断され、リーク電流のみ測定でき、製
造の良否を判断できるＢｉ−ＣＭＯＳゲートアレイを提
供することにある。
本発明のＢｉ−ＣＭＯＳゲートアレイは、同一チップ上
に形成されたバイポーラトランジスタとＮチャンネルＭ
ＯＳトランジスタとＰチャンネルトランジスタとを含み
、上記バイポーラトランジスタでプッシュプル回路が構
成された出力インタフェース回路を含むＢｉ−ＣＭＯＳ
ゲートアレイにおいて、上記インタフェース回路の出力
が低レベルの場合にオン状態となる上記プッシュプル回
路を構成するバイポーラトランジスタへのベース電流を
供給する通路に接続され、このベース電流をしゃ断する
回路を設けたことを特徴とする。
に形成されたバイポーラトランジスタとＮチャンネルＭ
ＯＳトランジスタとＰチャンネルトランジスタとを含み
、上記バイポーラトランジスタでプッシュプル回路が構
成された出力インタフェース回路を含むＢｉ−ＣＭＯＳ
ゲートアレイにおいて、上記インタフェース回路の出力
が低レベルの場合にオン状態となる上記プッシュプル回
路を構成するバイポーラトランジスタへのベース電流を
供給する通路に接続され、このベース電流をしゃ断する
回路を設けたことを特徴とする。
また本発明のＢｉ−ＣＭＯＳゲートアレイは、ベース電
流をしゃ断する回路はその動作を制御するための少なく
とも一個の外部制御端子を含むことが好ましい。
流をしゃ断する回路はその動作を制御するための少なく
とも一個の外部制御端子を含むことが好ましい。
本発明は、ベース電流をしゃ断する回路、例えばＭＯＳ
トランジスタからなるアナログスイッチにより、常時は
このスイッチを閉じておき、リーク電流を測定するとき
にこのスイッチを開くことにより、ゲートアレイ全体の
リーク電流のみを正しく測定することが可能となる。従
ってゲートアレイの製造の良否判別を行うことができる
。
トランジスタからなるアナログスイッチにより、常時は
このスイッチを閉じておき、リーク電流を測定するとき
にこのスイッチを開くことにより、ゲートアレイ全体の
リーク電流のみを正しく測定することが可能となる。従
ってゲートアレイの製造の良否判別を行うことができる
。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
本実施例は、ソースが電源端子１２にゲートが入力端子
１にそルぞれ接続されたＰチャンネルＭＯＳトランジス
タ３と、ドレインがＰチャンネルＭＯＳトランジスタ３
のドレインにソースが抵抗１０を介して接地端子１３に
ゲートが入力端子１にそれぞれ接続されたＮチャンネル
ＭＯ３）ランジスタ４と、ソースが電源端子１２にゲー
トが制御端子１５にそれぞれ接続されたＰチャンネルＭ
Ｏ３Ｉ−ランジスタ１４と、ドレインがＰチャンネルＭ
Ｏ３Ｉ−ランジスク１４のドレインにゲートがＮチャン
ネルＭＯＳトランジスタ４のゲートにそれぞれ接続され
たＮチャンネルＭＯＳトランジスタ５と、カソードがＮ
チャンネルＭＯＳトランジスタ４のドレインにアノード
が出力端子２にそれぞれ接続されたショット型のダイオ
ード６と、コレクタが抵抗１１を介して電＃端子１２に
ベースがＰチャンネルＭＯＳトランジスタ３のドレイン
にエミッタがショットキ型のダイオード７を介して出力
端子２にそれぞれ接続されたショットキ型のＮＰＮ ）
ランジスタ８と、コレクタが出力端子２にベースがＮチ
ャンネルＭＯ３Ｉ−ランジスタ４．５のソースにエミッ
タが接地端子１３にそれぞれ接続されたショットキ型の
ＮＰＮ ｌ−ランジスタ９とを含んでいる。
１にそルぞれ接続されたＰチャンネルＭＯＳトランジス
タ３と、ドレインがＰチャンネルＭＯＳトランジスタ３
のドレインにソースが抵抗１０を介して接地端子１３に
ゲートが入力端子１にそれぞれ接続されたＮチャンネル
ＭＯ３）ランジスタ４と、ソースが電源端子１２にゲー
トが制御端子１５にそれぞれ接続されたＰチャンネルＭ
Ｏ３Ｉ−ランジスタ１４と、ドレインがＰチャンネルＭ
Ｏ３Ｉ−ランジスク１４のドレインにゲートがＮチャン
ネルＭＯＳトランジスタ４のゲートにそれぞれ接続され
たＮチャンネルＭＯＳトランジスタ５と、カソードがＮ
チャンネルＭＯＳトランジスタ４のドレインにアノード
が出力端子２にそれぞれ接続されたショット型のダイオ
ード６と、コレクタが抵抗１１を介して電＃端子１２に
ベースがＰチャンネルＭＯＳトランジスタ３のドレイン
にエミッタがショットキ型のダイオード７を介して出力
端子２にそれぞれ接続されたショットキ型のＮＰＮ ）
ランジスタ８と、コレクタが出力端子２にベースがＮチ
ャンネルＭＯ３Ｉ−ランジスタ４．５のソースにエミッ
タが接地端子１３にそれぞれ接続されたショットキ型の
ＮＰＮ ｌ−ランジスタ９とを含んでいる。
本発明の特徴は、第１図において、ＰチャンネルＭＯ３
）ランジスタ１４と、制御端子１５とを設けたことにあ
る。
）ランジスタ１４と、制御端子１５とを設けたことにあ
る。
次に、本実施例の動作について説明する。通常の動作モ
ード時には、制御端子１５を低レベルに保ちＰチャンネ
ルＭＯＳトランジスタ１４をオン状態とし、ＮＰＮトラ
ンジスタ９にベース電流が供給されるようにする。そし
て、電源電流を測定するときは、制御端子３を高レベル
にしてＰチャンネルＭＯ３）ランジスタ１４をオフ状態
とし、ＮＰＮトランジスタ５を通してＮＰＮ ）ランジ
スタ９のベースおよび抵抗１０へ流れる電流をしゃ断す
る。
ード時には、制御端子１５を低レベルに保ちＰチャンネ
ルＭＯＳトランジスタ１４をオン状態とし、ＮＰＮトラ
ンジスタ９にベース電流が供給されるようにする。そし
て、電源電流を測定するときは、制御端子３を高レベル
にしてＰチャンネルＭＯ３）ランジスタ１４をオフ状態
とし、ＮＰＮトランジスタ５を通してＮＰＮ ）ランジ
スタ９のベースおよび抵抗１０へ流れる電流をしゃ断す
る。
したがって本実施例によればリーク電流のみからなる電
源電流を正確に測定することができる。
源電流を正確に測定することができる。
なお、制御端子は各々の出力インタフェース回路で結線
して、少なくとも一個の外部端子に接続される。
して、少なくとも一個の外部端子に接続される。
Ｃ発明の効果〕
以上説明したように本発明は、出力インタフェース回路
が低レベルを出力する際プッシュプル出力段のオンして
いるバイポーラトランジスタに流れるベース電流をしゃ
断する回路を含みその回路を制御！ｌする外部端子から
制御することによって、電源電流をリーク電流のみとし
、電源電流の測定によりそのＢｉ−ＣＭＯＳゲートアレ
イが正常に製造されたかどうか判断する一つのパラメー
タを得る効果がある。
が低レベルを出力する際プッシュプル出力段のオンして
いるバイポーラトランジスタに流れるベース電流をしゃ
断する回路を含みその回路を制御！ｌする外部端子から
制御することによって、電源電流をリーク電流のみとし
、電源電流の測定によりそのＢｉ−ＣＭＯＳゲートアレ
イが正常に製造されたかどうか判断する一つのパラメー
タを得る効果がある。
第１図は本発明の一実施例を示す回路図。
第２図は従来例を示す回路図。
■・・・入力端子、２・・・出力端子、３．１４・・・
ＰチャンネルＭＯ３Ｉ−ランジスタ、４．５・・・Ｎチ
ャンネルＭＯ５ｈランジスタ、６．７・・・ダイオード
、８９・・・ＮＰＮ トランジスタ、１０．１１・・・
抵抗、１２・・・電＃端子、１３・・・接地端子、１５
・・・制御端子。
ＰチャンネルＭＯ３Ｉ−ランジスタ、４．５・・・Ｎチ
ャンネルＭＯ５ｈランジスタ、６．７・・・ダイオード
、８９・・・ＮＰＮ トランジスタ、１０．１１・・・
抵抗、１２・・・電＃端子、１３・・・接地端子、１５
・・・制御端子。
Claims (2)
- （１）同一チップ上に形成されたバイポーラトランジス
タとＮチャンネルＭＯＳトランジスタとＰチャンネルト
ランジスタとを含み、 上記バイポーラトランジスタでプッシュプル回路が構成
された出力インタフェース回路を 含むＢｉ−ＣＭＯＳゲートアレイにおいて、上記インタ
フェース回路の出力が低レベルの場合にオン状態となる
上記プッシュプル回路を構成するバイポーラトランジス
タへのベース電流を供給する通路に接続され、このベー
ス電流をしゃ断する回路を設けた ことを特徴とするＢｉ−ＣＭＯＳゲートアレイ。 - （２）ベース電流をしゃ断する回路はその動作を制御す
るための少なくとも一個の外部制御端子を含む特許請求
の範囲第（１）項に記載のＢｉ−ＣＭＯＳゲートアレイ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25710785A JPS62115843A (ja) | 1985-11-15 | 1985-11-15 | Ｂｉ−ｃｍｏｓゲ−トアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25710785A JPS62115843A (ja) | 1985-11-15 | 1985-11-15 | Ｂｉ−ｃｍｏｓゲ−トアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62115843A true JPS62115843A (ja) | 1987-05-27 |
Family
ID=17301827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25710785A Pending JPS62115843A (ja) | 1985-11-15 | 1985-11-15 | Ｂｉ−ｃｍｏｓゲ−トアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62115843A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5634827A (en) * | 1979-08-30 | 1981-04-07 | Ishikawajima Harima Heavy Ind Co Ltd | Slewing type pile driving vessel |
| JPS5939060A (ja) * | 1982-08-27 | 1984-03-03 | Hitachi Ltd | 半導体集積回路装置 |
-
1985
- 1985-11-15 JP JP25710785A patent/JPS62115843A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5634827A (en) * | 1979-08-30 | 1981-04-07 | Ishikawajima Harima Heavy Ind Co Ltd | Slewing type pile driving vessel |
| JPS5939060A (ja) * | 1982-08-27 | 1984-03-03 | Hitachi Ltd | 半導体集積回路装置 |
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