JPH0817037B2 - スタティックｒａｍの出力回路 - Google Patents
スタティックｒａｍの出力回路Info
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- JPH0817037B2 JPH0817037B2 JP62306345A JP30634587A JPH0817037B2 JP H0817037 B2 JPH0817037 B2 JP H0817037B2 JP 62306345 A JP62306345 A JP 62306345A JP 30634587 A JP30634587 A JP 30634587A JP H0817037 B2 JPH0817037 B2 JP H0817037B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、スタティックRAMの出力回路に関するもの
である。
である。
従来の技術 スタティックRAMにおいて、内部のデータを外部に出
力する為に、出力回路が用いられる。
力する為に、出力回路が用いられる。
以下に従来の出力回路について説明する。
第４図は、従来の出力回路の一例を示すブロック図で
ある。S,は内部データ、DOは出力、１は最終データ出
力回路、Q1はＰ型チャネルMOSFET、Q2はＮ型チャネルMO
SFET、２は内部データS,に従い最終データ出力回路１
のMOSFETQ1,Q2のゲートを制御する出力制御回路、GNDは
基準電位、VCCは電源電圧である。第５図は、第４図で
示したブロック図における各波形を示すタイミング図で
あり、ADはアドレス入力である。
ある。S,は内部データ、DOは出力、１は最終データ出
力回路、Q1はＰ型チャネルMOSFET、Q2はＮ型チャネルMO
SFET、２は内部データS,に従い最終データ出力回路１
のMOSFETQ1,Q2のゲートを制御する出力制御回路、GNDは
基準電位、VCCは電源電圧である。第５図は、第４図で
示したブロック図における各波形を示すタイミング図で
あり、ADはアドレス入力である。
以上のように構成された出力回路について、以下その
動作を説明する。
動作を説明する。
内部データS,には、アドレス入力ADに対応したデー
タが出ている。そして、出力制御回路２が、内部データ
S,の電位レベルに従い最終データ出力回路１のMOSFET
Q1,Q2のゲートを制御して、出力DOを高レベルもしくは
低レベルに確定させる。例えば、内部データＳが高レベ
ルで同が低レベルの時、最終データ出力回路１のMOSF
ETQ1,Q2の両ゲートを低レベルにし、Ｐ型チャネルMOSFE
TQ1のみを導通状態にして出力DOを高レベルに引き上げ
る。逆に、内部データＳが低レベルで同が高レベルの
時は、MOSFETQ1,Q2の両ゲートを高レベルにし、Ｎ型チ
ャネルMOSFETQ2のみを導通状態にして出力DOを低レベル
に引き下げる。アドレス入力ADが変化すると、内部デー
タS,は高レベルから低レベルにもしくは低レベルから
高レベルに変化する。そして、出力制御回路２が最終デ
ータ出力回路１のMOSFETQ1,Q2のゲートを制御すること
により、出力DOを高レベルから低レベルにもしくは低レ
ベルから高レベルに変化する。
タが出ている。そして、出力制御回路２が、内部データ
S,の電位レベルに従い最終データ出力回路１のMOSFET
Q1,Q2のゲートを制御して、出力DOを高レベルもしくは
低レベルに確定させる。例えば、内部データＳが高レベ
ルで同が低レベルの時、最終データ出力回路１のMOSF
ETQ1,Q2の両ゲートを低レベルにし、Ｐ型チャネルMOSFE
TQ1のみを導通状態にして出力DOを高レベルに引き上げ
る。逆に、内部データＳが低レベルで同が高レベルの
時は、MOSFETQ1,Q2の両ゲートを高レベルにし、Ｎ型チ
ャネルMOSFETQ2のみを導通状態にして出力DOを低レベル
に引き下げる。アドレス入力ADが変化すると、内部デー
タS,は高レベルから低レベルにもしくは低レベルから
高レベルに変化する。そして、出力制御回路２が最終デ
ータ出力回路１のMOSFETQ1,Q2のゲートを制御すること
により、出力DOを高レベルから低レベルにもしくは低レ
ベルから高レベルに変化する。
発明が解決しようとする問題点 しかしながら、上記の従来の構成では、出力は低レベ
ルから高レベルにもしくは低レベルから高レベルへと、
大きく変化する。出力の負荷容量は極めて大きいため、
出力の遷移時間が大きくなり、スタティックRAMの高速
化にとって大きな問題点となっている。また、出力が大
きく変化するため、最終データ出力回路のMOSFETを通し
て大きな瞬時電流が流れるという問題点があった。
ルから高レベルにもしくは低レベルから高レベルへと、
大きく変化する。出力の負荷容量は極めて大きいため、
出力の遷移時間が大きくなり、スタティックRAMの高速
化にとって大きな問題点となっている。また、出力が大
きく変化するため、最終データ出力回路のMOSFETを通し
て大きな瞬時電流が流れるという問題点があった。
本発明は、上記従来の問題点を解決するもので、出力
の遷移時間を短くすることができ、かつ、最終データ出
力回路を流れる瞬時電流を低減することのできる出力回
路を提供することを目的とする。
の遷移時間を短くすることができ、かつ、最終データ出
力回路を流れる瞬時電流を低減することのできる出力回
路を提供することを目的とする。
問題点を解決するための手段 本発明のスタティックRAMの出力回路は、基準電位線
にソースを電気的接続したＮ型チャネルMOSFETのドレイ
ンと、電源電圧線にソースを電気的接続したＰ型チャネ
ルMOSFETのドレインを共にデータ出力端子に電気的接続
した最終データ出力回路と、内部データに従い前記最終
データ出力回路の前記両MOSFETのゲートを制御して出力
データを出力する第１の制御回路と、前記内部データと
前記出力データを検出して前記最終データ出力回路の前
記両MOSFETのゲートを制御する第２の制御回路とを備え
るとともに、前記第２の制御回路が、アドレス入力の遷
移後、データが出力される以前に、前記データ出力端子
の出力電圧が低レベルのとき、前記Ｐ型チャネルMOSFET
を活性化させた前記出力電流を引き上げ、前記出力電圧
が高レベルのとき、前記Ｎ型チャネルMOSFETを活性化さ
せて前記出力電圧を引き下げて、前記データ出力端子を
中間電位に設定する構成を有しているものである。
にソースを電気的接続したＮ型チャネルMOSFETのドレイ
ンと、電源電圧線にソースを電気的接続したＰ型チャネ
ルMOSFETのドレインを共にデータ出力端子に電気的接続
した最終データ出力回路と、内部データに従い前記最終
データ出力回路の前記両MOSFETのゲートを制御して出力
データを出力する第１の制御回路と、前記内部データと
前記出力データを検出して前記最終データ出力回路の前
記両MOSFETのゲートを制御する第２の制御回路とを備え
るとともに、前記第２の制御回路が、アドレス入力の遷
移後、データが出力される以前に、前記データ出力端子
の出力電圧が低レベルのとき、前記Ｐ型チャネルMOSFET
を活性化させた前記出力電流を引き上げ、前記出力電圧
が高レベルのとき、前記Ｎ型チャネルMOSFETを活性化さ
せて前記出力電圧を引き下げて、前記データ出力端子を
中間電位に設定する構成を有しているものである。
作用 この構成によって、アドレス入力遷移後、出力は、高
レベルもしくは低レベルに変化する以前に、第２の制御
回路によって中間電位に設定され、常に中間電位から高
レベルもしくは低レベルに変化するため、出力の遷移時
間を短くすることができ、かつ、最終データ出力回路を
流れる瞬時電流を低減することができる。
レベルもしくは低レベルに変化する以前に、第２の制御
回路によって中間電位に設定され、常に中間電位から高
レベルもしくは低レベルに変化するため、出力の遷移時
間を短くすることができ、かつ、最終データ出力回路を
流れる瞬時電流を低減することができる。
実施例 以下、本発明の一実施例について、図面を参照しなが
ら説明する。
ら説明する。
第１図は、本発明の一実施例における出力回路のブロ
ック図である。第１図において、S,は内部データ、DO
は出力、１は最終データ出力回路、Q1はＰ型チャネルMO
SFET、Q2はＮ型チャネルMOSFET、２は出力制御回路、GN
Dは基準電位、VCCは電源電圧で、これらは従来例の構成
と同じである。３は内部データと出力を検出して最終デ
ータ出力回路１を制御する中間電位設定回路である。第
２図は、第１図で示したブロック図における各波形を示
すタイミング図であり、ADはアドレス入力である。第３
図は、本発明の具体的な一実施例における出力回路の回
路図である。第３図において、１は最終データ出力回
路、２は出力制御回路、３は中間電位出力回路、21,22,
23は出力制御回路２を構成するインバータ回路である。
31,32,33,Q3,Q4はそれぞれ中間電位出力回路３を構成す
るインバータ回路,NOR回路,NAND回路、Ｎ型チャネルMOS
FET,P型チャネルMOSFETである。
ック図である。第１図において、S,は内部データ、DO
は出力、１は最終データ出力回路、Q1はＰ型チャネルMO
SFET、Q2はＮ型チャネルMOSFET、２は出力制御回路、GN
Dは基準電位、VCCは電源電圧で、これらは従来例の構成
と同じである。３は内部データと出力を検出して最終デ
ータ出力回路１を制御する中間電位設定回路である。第
２図は、第１図で示したブロック図における各波形を示
すタイミング図であり、ADはアドレス入力である。第３
図は、本発明の具体的な一実施例における出力回路の回
路図である。第３図において、１は最終データ出力回
路、２は出力制御回路、３は中間電位出力回路、21,22,
23は出力制御回路２を構成するインバータ回路である。
31,32,33,Q3,Q4はそれぞれ中間電位出力回路３を構成す
るインバータ回路,NOR回路,NAND回路、Ｎ型チャネルMOS
FET,P型チャネルMOSFETである。
以上のように構成された本実施例の出力回路について
以下その動作を説明する。
以下その動作を説明する。
内部データS,にはアドレス入力ADに対応したデータ
が出ていて、出力制御回路２が最終データ出力回路１を
制御することにより、出力DOは高レベルもしくは低レベ
ルに確定している。このとき中間電位設定回路３は非活
性状態にある。
が出ていて、出力制御回路２が最終データ出力回路１を
制御することにより、出力DOは高レベルもしくは低レベ
ルに確定している。このとき中間電位設定回路３は非活
性状態にある。
アドレス入力ADが変化した時、内部データS,にアド
レス入力ADに対応したデータが出てくる以前に、アドレ
ス入力の遷移を検出して内部データS,を共に低レベル
にする事によって、中間電位設定回路３を活性状態にす
る。中間電位設定回路３は、出力DOが低レベルの時は、
NOR回路32が活性状態になりＮ型チャネルMOSFETQ3が導
通状態になることにより、最終データ出力回路１のＰ型
チャネルMOSFETQ1を活性状態にして出力DOを中間電位ま
で引き上げる。逆に、出力DOが高レベルの時は、NAND回
路33が活性状態になりＰ型チャネルMOSFETQ4が導通状態
になることにより、Ｎ型チャネルMOSFETQ2が活性状態と
なり出力DOを中間電位まで引き下げる。この時、最終デ
ータ出力回路１のＰ型チャネルMOSFETQ1とＮ型チャネル
MOSFETQ2とを貫通する電流は流れない。
レス入力ADに対応したデータが出てくる以前に、アドレ
ス入力の遷移を検出して内部データS,を共に低レベル
にする事によって、中間電位設定回路３を活性状態にす
る。中間電位設定回路３は、出力DOが低レベルの時は、
NOR回路32が活性状態になりＮ型チャネルMOSFETQ3が導
通状態になることにより、最終データ出力回路１のＰ型
チャネルMOSFETQ1を活性状態にして出力DOを中間電位ま
で引き上げる。逆に、出力DOが高レベルの時は、NAND回
路33が活性状態になりＰ型チャネルMOSFETQ4が導通状態
になることにより、Ｎ型チャネルMOSFETQ2が活性状態と
なり出力DOを中間電位まで引き下げる。この時、最終デ
ータ出力回路１のＰ型チャネルMOSFETQ1とＮ型チャネル
MOSFETQ2とを貫通する電流は流れない。
その後、内部データS,にアドレス入力ADに対応した
データが出てくると、中間電位設定回路３は非活性状態
となり、出力制御回路２が最終データ出力回路１を制御
して出力DOは高レベルもしくは低レベルに変化する。こ
の時、出力DOは、あらかじめ中間電位に設定されている
ので、常に中間電位から高レベルもしくは低レベルに変
化する。
データが出てくると、中間電位設定回路３は非活性状態
となり、出力制御回路２が最終データ出力回路１を制御
して出力DOは高レベルもしくは低レベルに変化する。こ
の時、出力DOは、あらかじめ中間電位に設定されている
ので、常に中間電位から高レベルもしくは低レベルに変
化する。
以上のように本実施例によれば、アドレス入力が変わ
った後、出力が変化する以前に、中間電位設定回路が出
力の電位レベルを検出して出力をあらかじめ中間電位に
設定することにより、出力は常に中間電位から高レベル
もしくは低レベルに変化するので、出力の遷移時間を短
くすることができ、かつ、最終データ出力回路を通して
流れる瞬時電流を低減することができる。
った後、出力が変化する以前に、中間電位設定回路が出
力の電位レベルを検出して出力をあらかじめ中間電位に
設定することにより、出力は常に中間電位から高レベル
もしくは低レベルに変化するので、出力の遷移時間を短
くすることができ、かつ、最終データ出力回路を通して
流れる瞬時電流を低減することができる。
発明の効果 本発明は、基準電位線にソースを電気的接続したＮ型
チャネルMOSFETと、電源電圧線にソースを電気的接続し
たＰ型チャネルMOSFETとの両ドレインを、共にデータ出
力端子に電気的接続した構成から成る最終データ出力回
路と、内部データに従い前記最終データ出力回路の前記
MOSFETのゲートを制御してデータを出力する第１の制御
回路と、内部データと出力データを検出して前記最終デ
ータ出力回路の前記MOSFETのゲートを制御する第２の制
御回路とを備え、前記第２の制御回路は、アドレス入力
の遷移後、データが出力される以前に、検出した出力デ
ータに従い前記最終データ出力回路の一方のMOSFETのみ
を活性状態にし、前記データ出力端子を中間電位に設定
する構成を有したことにより、出力の遷移時間を短縮す
ることができ、かつ、最終データ出力回路を通して流れ
る瞬時電流を低減することができるという優れた効果の
得られる出力回路を実現できるものである。
チャネルMOSFETと、電源電圧線にソースを電気的接続し
たＰ型チャネルMOSFETとの両ドレインを、共にデータ出
力端子に電気的接続した構成から成る最終データ出力回
路と、内部データに従い前記最終データ出力回路の前記
MOSFETのゲートを制御してデータを出力する第１の制御
回路と、内部データと出力データを検出して前記最終デ
ータ出力回路の前記MOSFETのゲートを制御する第２の制
御回路とを備え、前記第２の制御回路は、アドレス入力
の遷移後、データが出力される以前に、検出した出力デ
ータに従い前記最終データ出力回路の一方のMOSFETのみ
を活性状態にし、前記データ出力端子を中間電位に設定
する構成を有したことにより、出力の遷移時間を短縮す
ることができ、かつ、最終データ出力回路を通して流れ
る瞬時電流を低減することができるという優れた効果の
得られる出力回路を実現できるものである。
第１図は本発明の一実施例スタティックRAMの出力回路
のブロック図、第２図は第１図の要部の波形タイミング
図、第３図は本発明の具体的な一実施例スタティックRA
Mの出力回路の回路図、第４図は従来例のブロック図、
第５図は第４図の要部の波形タイミング図である。 S,S……内部データ、DO……出力、１……最終データ出
力回路、２……出力制御回路、３……中間電位設定回
路、Q1,Q4……Ｐ型チャネルMOSFET、Q2,Q3……Ｎ型チャ
ネルMOSFET、21,22,23……インバータ回路、31……イン
バータ回路、32……NOR回路、33……NAND回路、VCC……
電源電圧、GND……基準電位、AD……アドレス入力。
のブロック図、第２図は第１図の要部の波形タイミング
図、第３図は本発明の具体的な一実施例スタティックRA
Mの出力回路の回路図、第４図は従来例のブロック図、
第５図は第４図の要部の波形タイミング図である。 S,S……内部データ、DO……出力、１……最終データ出
力回路、２……出力制御回路、３……中間電位設定回
路、Q1,Q4……Ｐ型チャネルMOSFET、Q2,Q3……Ｎ型チャ
ネルMOSFET、21,22,23……インバータ回路、31……イン
バータ回路、32……NOR回路、33……NAND回路、VCC……
電源電圧、GND……基準電位、AD……アドレス入力。
Claims (1)
- 【請求項１】基準電位線にソースを電気的接続したＮ型
チャネルMOSFETのドレインと、電源電圧線にソースを電
気的接続したＰ型チャネルMOSFETのドレインを共にデー
タ出力端子に電気的接続した最終データ出力回路と、内
部データに従い前記最終データ出力回路の前記両MOSFET
のゲートを制御して出力データを出力する第１の制御回
路と、前記内部データと前記出力データを検出して前記
最終データ出力回路の前記両MOSFETのゲートを制御する
第２の制御回路とを備えるとともに、前記第２の制御回
路が、アドレス入力の遷移後、データが出力される以前
に、前記データ出力端子の出力電圧が低レベルのとき、
前記Ｐ型チャネルMOSFETを活性化させて前記出力電圧を
引き上げ、前記出力電圧が高レベルのとき、前記Ｎ型チ
ャネルMOSFETを活性化させて前記出力電圧を引き下げ
て、前記データ出力端子を中間電位に設定する構成を有
していることを特徴とするスタティックRAMの出力回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62306345A JPH0817037B2 (ja) | 1987-12-03 | 1987-12-03 | スタティックｒａｍの出力回路 |
| EP88311245A EP0319223B1 (en) | 1987-12-03 | 1988-11-28 | An output circuit system of static random access memory circuit |
| DE3852091T DE3852091D1 (de) | 1987-12-03 | 1988-11-28 | Ausgabeschaltungssystem eines statischen RAM-Speichers. |
| US07/277,195 US4893276A (en) | 1987-12-03 | 1988-11-29 | Output circuit of a static random access memory circuit |
| KR1019880016108A KR890010906A (ko) | 1987-12-03 | 1988-12-03 | 스태틱 ram의 출력회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62306345A JPH0817037B2 (ja) | 1987-12-03 | 1987-12-03 | スタティックｒａｍの出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01149290A JPH01149290A (ja) | 1989-06-12 |
| JPH0817037B2 true JPH0817037B2 (ja) | 1996-02-21 |
Family
ID=17955977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62306345A Expired - Fee Related JPH0817037B2 (ja) | 1987-12-03 | 1987-12-03 | スタティックｒａｍの出力回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4893276A (ja) |
| EP (1) | EP0319223B1 (ja) |
| JP (1) | JPH0817037B2 (ja) |
| KR (1) | KR890010906A (ja) |
| DE (1) | DE3852091D1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910005602B1 (ko) * | 1989-06-15 | 1991-07-31 | 삼성전자 주식회사 | 어드레스 변환 검출에 따른 출력버퍼의 프리챠아지 제어방법 |
| US4991140A (en) * | 1990-01-04 | 1991-02-05 | Motorola, Inc. | Integrated circuit memory with improved di/dt control |
| JPH03219495A (ja) * | 1990-01-24 | 1991-09-26 | Sony Corp | 出力回路 |
| JPH03268298A (ja) * | 1990-03-16 | 1991-11-28 | Fujitsu Ltd | 半導体集積回路装置 |
| DE69124286T2 (de) * | 1990-05-18 | 1997-08-14 | Nippon Electric Co | Halbleiterspeicheranordnung |
| KR940008718B1 (ko) * | 1991-10-25 | 1994-09-26 | 삼성전자 주식회사 | 직류 전류를 제거한 데이타 출력버퍼 |
| EP0547891B1 (en) * | 1991-12-17 | 2001-07-04 | STMicroelectronics, Inc. | A precharging output driver circuit |
| EP0547889B1 (en) * | 1991-12-17 | 1999-04-14 | STMicroelectronics, Inc. | A tristatable driver for internal data bus lines |
| FR2694121B1 (fr) * | 1992-07-24 | 1995-09-22 | Sgs Thomson Microelectronics | Memoire en circuit integre avec prechaarge prealable en sortie. |
| US5500817A (en) * | 1993-01-21 | 1996-03-19 | Micron Technology, Inc. | True tristate output buffer and a method for driving a potential of an output pad to three distinct conditions |
| CN1099761C (zh) * | 1995-07-07 | 2003-01-22 | 精工爱普生株式会社 | 输出电路和应用了输出电路的电子机器 |
| WO1997030450A1 (de) * | 1996-02-13 | 1997-08-21 | Siemens Aktiengesellschaft | Integrierter speicher mit deaktivierbarem datenausgang |
| WO1997030451A1 (de) * | 1996-02-13 | 1997-08-21 | Siemens Aktiengesellschaft | Integrierter speicher mit deaktivierbarem datenausgang |
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| US5868069A (en) * | 1996-09-17 | 1999-02-09 | Escher-Grad Technologies Inc. | Method of generating proofs of print signatures |
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