JPS62117196A - 電気的に消去可能なプログラム可能なメモリ・セルとその製法 - Google Patents

電気的に消去可能なプログラム可能なメモリ・セルとその製法

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JPS62117196A
JPS62117196A JP61209789A JP20978986A JPS62117196A JP S62117196 A JPS62117196 A JP S62117196A JP 61209789 A JP61209789 A JP 61209789A JP 20978986 A JP20978986 A JP 20978986A JP S62117196 A JPS62117196 A JP S62117196A
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  • Semiconductor Memories (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明はトランジスタ４個の電気的に消去可能なプロ
グラム可能な固定メモリ・セル及びその製法に関する。
従来の技術及び問題点 典型的なトランジスタ４個の電気的に消去可能なプログ
ラム可能な固定メモリ・セル（Ｅ　Ｅ　Ｐ　ＲＯＭ）は
アレーの４本の線、即ちセンス線、行線、読取線及び書
込み線に結合された、相互接続された４個のトランジス
タを持っている。１つのトランジスタは浮動ゲート形で
あり、そのゲートがトンネル装置の陰極に接続される。
装置のプログラミングは、浮動ゲートから電子を取去り
又は浮動グー１−に電子を加えて、浮動ゲートに正又は
０の電圧を残すことにより、浮動ゲー１−を条件づける
ことを含む。電圧がΩである場合、浮動ゲート・トラン
ジスタは読取サイクルの間カットオフになり、読取サイ
クルの初めに読取線に印加されたブリチＶ−ジ電圧の放
電が起らない。浮動ゲートの電圧が正であれば、読取サ
イクルの間に読取線のプリチャージ電圧の放電が起り、
電圧の値が下がることが、読取線に結合されたセンス・
アンゾによって検出される。
読取線をプリチャージする速度は、浮動ゲートがそれま
でに負又は正の何れに帯電しでいたかに応じて、典型的
なＥＥＰＲＯＭｔルで胃なることが判った。その結果、
２つのプログラミング状態の内の一方のアクセス時間が
一薯遅くなる。
Ｏ″　　′　るＩ立王１Ｊ１１」 この発明の目的は、成るプログラミング状態に対するア
クセス時間を一図速くした、改良されたトランジスタ４
個のＥＥＰＲＯＭを提供することである。
この発明の別の目的は、ＥＥＰＲＯＭのプログラムされ
る状態に対しでアクセス時間を無関係にすること、即ち
、浮動ゲート・トランジスタの浮動ゲートに前の書込み
サイクルの正又は負の電圧の何れが残っているかに関係
なくすることである。
この発明では、トランジスタ４個の形式の電気的に消去
可能なプログラム可能なメモリ・セルを提供する。この
メモリ・セルでは、浮動ゲート・トランジスタのソース
・ドレイン間通路の１端が書込み線に結合され、細端が
読取スイッチを介して読取線に結合される。その制御ゲ
ートがセンス線に接続される。１−ンネル装置の陰極が
浮動ゲート・トランジスタの浮動ゲートに接続され、陽
極が書込みスイッチを介して書込み線に接続される。
読取及び書込みスイッチの両方の制御部が行線に接続さ
れる。読取スイッチがオフである選択されなかった行で
は、浮動ゲート・トランジスタのソース・ドレイン間通
路の１端を読取線に接続づ−る代りに、読取りスイッチ
の１端を読取線に結合することにより、浮動ゲート・ト
ランジスタの浮動ゲートがそれまでに負又は正の何れに
帯電しているかに関係なく、読取線の寄生静電容Ｍには
読取スイッチの１端の静電容量しか加わらない。この為
、読取線のプリチャージ時間がセルのプログラムされる
状態に無関係になり、この結果アクセス時間は、従来達
成し得るよりも、何れのプログラム状態に対しても同じ
速さ又は一層速くなる。
この発明に特有と考えられる新規な特徴は特許請求の範
囲に記載しであるが、この発明自体並びにその他の特徴
及び利点は、以下図面について詳しく説明する所から最
もよく理解されよう。
実施例 第１図について説明すると、従来の典型的なトランジス
タ４個のＥＥＰＲＯＭセルが浮動ゲート・トランジスタ
１０を持ち、そのソース３０が読取線２２に結合され、
ドレイン３２が読取１〜ランジスタ１４のドレイン４４
に接続され、制御ゲート２６がセンス線１８に接続され
ている。トランジスタ１ｏの浮動ゲート２８がトンネル
・ダイオード装置１２の陰極３６に接続されている。読
取１ヘランジスタ１４のソース４６が書込み線２４と占
込みトランジスタ１６のソース５２とに接続される。書
込みトランジスタ１６のドレイン５０がトンネル装＠１
２の陽極３８に接続される。夫々トランジスタ１４．１
６のゲート４２．４８が行線２０に共に接続され、トン
ネル装置１２のゲート３４がセンス線１８に接続される
。
第１図のセルは、浮動ゲート２８の電圧を正又は負の何
れかにする様にプログラムされる。負にするには、セン
ス線１８をプログラミング電圧■　（典型的には＋１７
ボルト）に高くし、書込ｐ み線２４の電圧をＯＶに下げ、その後行線２ｏに選択電
圧を印加することにより、トンネル装置１２を介して浮
動ゲート２８にトンネル作用によって電子を送込む。
浮動ゲート２８を正の電圧に帯電するには、センス線１
８をＯｖに設定し、書込み線２４をＶ、。
に設定し、選択電圧を行線２０に印加する。両方のプロ
グラミング動作の間、読取線２２は浮いている。浮動ゲ
ート２８からトンネル作用によって電子が取出される時
、その結渠生ずる浮動ゲー１−２８の正の電位は、セン
ス線の′電圧が０■であっても、トランジスタ１０をオ
ンに保つのに４−分である。
第１図のＥＥＰＲＯＭセルの読取動作は、書込み線２４
をアースに接続し、読取線２２をプリチャージし、セン
ス線１８の電圧を約２ポル１へ（浮動ゲー１−・トラン
ジスタの充電及び放電状態に対応する閾値電圧→−Ｖの
闇の中間ｉ１１＞に高め、その後行線２０１．：選択電
圧を印加することで構成される。浮動ゲート２８が負の
電位にある場合、１２ルを読取る時にトランジスタ１０
はオフにとどまり、読取線２２はプリチャージ・レベル
にとどまる。
浮動ゲート２８が正の電位にある場合、トランジスタ１
０がプリチャージの間オンであり、打線２０に選択電圧
が印加された時、トランジスタ１０は読取線２２が内込
み線２４に放電することが出来る様にする。読取線に結
合されたセンス・アンプ（図面に示してない）が、読取
サイクルの間に放電したかどうかを検出する。
読取線２２をプリチャージする時間は、トランジスタ１
０がオフである時に読取線２２に結合される静電容量に
較べて、トランジスタ１０がオンである時は、読取線２
２に結合される静電容量が増加する為に、一層長くなる
。浮動ゲート２８が負の電位を持つ時、トランジスタ１
ｏは読取動作の間オフであり、読取線２２に静電容量は
読取線の奇生静電容量にトランジスタ１０のソース区域
の静電容量を加えたもので構成される。然し、浮動ゲー
ト２８が正の電位である時、トランジスタ１０は読取動
作の間オンであり、読取線２２の静電容量は読取線２２
の奇生静電容量に、トランジスタ１０のソース３０及び
ゲート２６の静電容量及びトランジスタ１０．１４の共
通ドレイン区域の静電容量を加えたものになる。所定の
列の全てのセルに対して読取線２２が共通であるから、
１つの列の全てのセルが、その夫々の浮動ゲート２８が
正の電位を持つ様にプログラムされた時、大きなアレー
では、静電容量の増加が非常に重大になる。
第２図に示す変形のトランジスタ４個のＥ　Ｅ　ＰＲＯ
Ｍ＋よ、トランジスタ１０のソース３０を読取線２２で
はなく書込み線２４に結合すると↓先に、読取トランジ
スタ１４のソース４６をＩ）込み線２４ではなく、読取
線２２に結合する。他の点では、回路は第１図と同じで
ある。セルの動作の主な変化は、読取線２２のプリチャ
ージの間、選択されていないセルでオフである読取トラ
ンジスタ１４のソースが、オンであるトランジスタ１０
のソース３０ではなく、読取線に接続されることである
。
別の違いは、一旦行線２０に選択電圧が印加されると、
読取線からの電流がトンジスタ１４をソース４６からド
レイン４４へ通り、トランジスタ１０をドレイン３２か
らソース３０へ通ることである。第１図では、読取線２
２からの電流が１−ランジスタ１０．１４を反対向きに
通った。
第２図の回路では、プリチャージの間の読取線２２の静
電容Ｍは、読取線２２の奇生静電容量に、読取線２２に
結合されていて選択されなかったセルに対するトランジ
スタ１４（この読取トランジスタ１４はオフである）の
ソース領域の静電容量を加えたものである。この為、第
２図の回路のプリチャ−ジはトランジスタ１０のプログ
ラムされた状態に無関係であり、第１図の回路に対する
両方のプログラムされた状態の内、一番速いプリチャー
ジ時間と少なくとも同じ速さである。
この発明を実施例について説明したが、この説明はこの
発明を制約するものと解してはならない。
以上の説明から、当業者には図示の実施例の種々の変更
並びにこの発明のその他の実施例が容易に考えられよう
。従って、特許請求の範囲は、この発明の範囲内に含ま
れるこの様な全ての変更又は実施例を包括覆−るもので
あることを承知されたい。
以上の説明に関連して、更に下記の項を開示する。
中　導電性の読取、書込み、センス及び行線に結合され
た、相互接続されたトランジスタを持つ形式の電気的に
消去可能なプログラム可能なメモリ・セルに於て、前記
センス線に接続された制御ゲート、ソース・ドレイン間
導電通路及び半導体本体の而にある浮動ゲートを持つ浮
動ゲート・トランジスタと、半導体本体の面に陰極及び
陽極を持っていて、該陰極が前記浮動ゲー１−に接続さ
れているトンネル装置と、前記半導体本体の而にあって
、前記読取線及び前記浮動ゲート・トランジスタのソー
ス・ドレイン間通路の１端の間に結合され、前記行線の
電圧が非選択値から選択値に変化することに応答して、
非導電状態から５４電状態に可逆的に切換え可能な読取
スイッチと、前記半導体本体の面にあって、前記書込み
線及び前記１〜ンネル装置の陽極の間に結合され、前記
行線の電圧が非選択値から選択値に変化することに応答
して、非導電状態から状態に可逆的に切換え可能な書込
みスイッチとを有し、前記浮動ゲート・トランジスタの
ソース・ドレイン間通路の他端が前記書込み線に接続さ
れ、前記センス線及び前記書込み線の間の電圧がトンネ
ル閾値を越えたことに応答して、前記トンネル装置が前
記陰極へ又は該陰極から電子のトンネル作用を生ずる様
に作用する電気的に消去可能なプログラム可能なメモリ
・セ（２）　　第（１）項に記載した電気的に消去可能
なプログラム可能なメモリ・セルに於て、前記トンネル
装置が前記センス線に接続されたトンネル制御ゲートを
持っていで、該トンネル装置のゲートから陽極への電圧
が閾値を越えたことに応答して、電子が陰（触及び陽極
の間をトンネル作用で通る様にした電気的に消去可能な
プログラム可能なメモリ・セル。
（３）　　第中項に記載した電気的に消去可能なプログ
ラム可能なメモリ・セルに於て、前記読取スイッチが読
取トランジスタであって、前記行線に接続されたゲート
及び１喘で前記浮動ゲー１−・トランジスタのソース・
ドレイン間通路に結合され且つ他端で前記読取線に結合
されたソース・トレイン間通路を持っている電気的に消
去可能なプログラム可能なメモリ・セル。
（４）　　第（３）項に記載した電気的に消去可能なプ
ログラム可能なメモリ・セルに於て、前記書込みスイッ
チが書込みトランジスタであって、１端で前記トンネル
装置の陽極に結合され且つ他端で前記書込み線に結合さ
れたソース・ドレイン間通路を持っている電気的に消去
可能なプログラム可能なメモリ・セル。
（５）　　第（４）項に記載した電気的に消去可能なプ
ログラム可能なメモリ・セルに於て、前記浮動ゲート・
トランジスタのドレインが前記読取トランジスタのトレ
インに接続され、前記書込みトランジスタのドレインが
前記トンネル装置の陽極に接続される電気的に消去可能
なプログラム可能なメモリ・セル。
（６）　　浮動ゲート・トランジスタ、読取トランジス
タ、書込みトランジスタ及びトンネル装置と、関連した
導電性の読取、書込み、センス及び行線を半導体本体の
面に持つトランジスタ４１１！ｊの電気的に消去可能な
プログラム可能なメモリ・セルを作る方法に於て、前記
浮動ゲート・トランジスタのソース・ドレイン間通路の
１端を前記書込み線に接続すると共に多端を前記読取１
〜ランジスタのソース・トレイン間通路を介して前記読
取線に接続し、前記トンネル装置の陰極を前記浮動ゲー
ト・トランジスタの浮動ゲートに接続すると共に、その
陽極を前記書込みトランジスタのソース・ドレイン間通
路を介して前記書込み線に接続し、且つそのゲートを前
記センス線に接続し、前記読取及び書込みトランジスタ
のゲートを前記行線に接続する工程を含む方法。
【図面の簡単な説明】
第１図は典型的なトランジスタ４個のＥＥＰＲＯＭの回
路図、第２図はこの発明の好ましい実施例に従って変形
したｌ−ランジス９４個のＥＥＰＲＯＭの回路図である
。 主な符号の説明 １０：浮動ゲート・トランジスタ １２二トンネル装置 １４：読取トランジスタ １６：書込みトランジスタ １８：センス線 ２０：行線 ２２：読取線 ２４：占込み線

Claims (1)

    【特許請求の範囲】
  1. （１）導電性の読取、書込み、センス及び行線に結合さ
    れた相互接続されたトランジスタを持つ形式の電気的に
    消去可能なプログラム可能な、メモリ・セルに於て、前
    記センス線に接続された制御ゲート、ソース・ドレイン
    間導電通路及び半導体本体の面にある浮動ゲートを持つ
    浮動ゲート・トランジスタと、半導体本体の面に陰極及
    び陽極を持つていて、該陰極が前記浮動ゲートに接続さ
    れているトンネル装置と、前記半導体本体の面にあつて
    、前記読取線及び前記浮動ゲート・トランジスタのソー
    ス・ドレイン間通路の１端の間に結合され、前記行線の
    電圧が非選択値から選択値に変化することに応答して、
    非導電状態から導電状態に可逆的に切換え可能な読取ス
    イッチと、前記半導体本体の面にあつて、前記書込み線
    及び前記トンネル装置の陽極の間に結合され、前記行線
    の電圧が非選択値から選択値に変化することに応答して
    、非導電状態から導電状態に可逆的に切換え可能な書込
    みスイッチとを有し、前記浮動ゲート・トランジスタの
    ソース・ドレイン間通路の他端が前記書込み線に接続さ
    れ、前記センス線及び前記書込み線の間の電圧がトンネ
    ル閾値を越えたことに応答して、前記トンネル装置が前
    記陰極へ又は該陰極から電子のトンネル作用を生ずる様
    に作用する電気的に消去可能なプログラム可能なメモリ
    ・セル。（２）浮動ゲート・トランジスタ、読取トラン
    ジスタ、書込みトランジスタ及びトンネル装置と、関連
    した導電性の読取、書込み、センス及び行線を半導体本
    体の面に持つトランジスタ４個の電気的に消去可能なプ
    ログラム可能なメモリ・セルを作る方法に於て、前記浮
    動ゲート・トランジスタのソース・ドレイン間通路の１
    端を前記書込み線に接続すると共に他端を前記読取トラ
    ンジスタのソース・ドレイン間通路を介して前記読取線
    に接続し、前記トンネル装置の陰極を前記浮動ゲート・
    トランジスタの浮動ゲートに接続すると共に、その陽極
    を前記書込みトランジスタのソース・ドレイン間通路を
    介して前記書込み線に接続し、且つそのゲートを前記セ
    ンス線に接続し、前記読取及び書込みトランジスタのゲ
    ートを前記行線に接続する工程を含む方法。
JP20978986A 1985-09-09 1986-09-08 電気的に消去可能なプログラム可能なメモリ・セルとその製法 Expired - Lifetime JPH0634356B2 (ja)

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US06/773,492 US4695979A (en) 1985-09-09 1985-09-09 Modified four transistor EEPROM cell
US773492 1985-09-09

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JPH0634356B2 JPH0634356B2 (ja) 1994-05-02

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