JPS6211977A - 画像メモリ - Google Patents
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- JPS6211977A JPS6211977A JP60151976A JP15197685A JPS6211977A JP S6211977 A JPS6211977 A JP S6211977A JP 60151976 A JP60151976 A JP 60151976A JP 15197685 A JP15197685 A JP 15197685A JP S6211977 A JPS6211977 A JP S6211977A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- G11—INFORMATION STORAGE
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- Microelectronics & Electronic Packaging (AREA)
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- Multimedia (AREA)
- Signal Processing (AREA)
- Dram (AREA)
- Image Input (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は画像データを書込み、読出す画俄メモリに関す
る。
る。
近年ＭＯＳダイナミックＲＡＭはますます大容量化し、
チップ当りのメモリ容量は、６４にピッ１−から２５６
にビットへと進み、近い将来１Ｍビットの製品が入手で
きるようになる。このようにＭＯＳダイナミックＲＡＭ
の大容量化に伴ない、極めて大量のデータを取扱う画像
用メモリにＭＯＳダイナミックＲＡＭを用いる試みがな
されている（艮見仙［テレビヤ’ＶＴＲのフィールド・
メモリ用３２０行×７００列構成の画像専用直列入出力
型ダイナミックメモリＪ１９８５年２月１１日号＋１ｐ
２１９〜２３９）。
チップ当りのメモリ容量は、６４にピッ１−から２５６
にビットへと進み、近い将来１Ｍビットの製品が入手で
きるようになる。このようにＭＯＳダイナミックＲＡＭ
の大容量化に伴ない、極めて大量のデータを取扱う画像
用メモリにＭＯＳダイナミックＲＡＭを用いる試みがな
されている（艮見仙［テレビヤ’ＶＴＲのフィールド・
メモリ用３２０行×７００列構成の画像専用直列入出力
型ダイナミックメモリＪ１９８５年２月１１日号＋１ｐ
２１９〜２３９）。
第１４図はランダムアクセスモードで動作する標準ダイ
ナミックＲＡＭを用いた画像メモリの構成例を示したも
のである。分解能６ビツトで標本化周波数は４ ｆ ｓ
ｃ （ｆ ｓｃは色副搬送波周波数）であるどする。入
力したビデオ信号はＡ−Ｄ変換回路１０により６ビツ１
〜のデジタル画像データに変換され、各ビットの画像デ
ータは６個の直列−並列変換回路１１にそれぞれ入力さ
れる。この直列−並列変換回路１１により変換された並
列画像データはＲＡＭ１２に書込まれ、記憶される。
ナミックＲＡＭを用いた画像メモリの構成例を示したも
のである。分解能６ビツトで標本化周波数は４ ｆ ｓ
ｃ （ｆ ｓｃは色副搬送波周波数）であるどする。入
力したビデオ信号はＡ−Ｄ変換回路１０により６ビツ１
〜のデジタル画像データに変換され、各ビットの画像デ
ータは６個の直列−並列変換回路１１にそれぞれ入力さ
れる。この直列−並列変換回路１１により変換された並
列画像データはＲＡＭ１２に書込まれ、記憶される。
ＲＡＭ１２から読出された並列画像データは並列一直列
変換回路１３により６ビツトの直列データに変換される
。この直列データはＤ−Ａ変換回路１４によりアナログ
のビデオ信号に変換され、出力される。タイミング制御
回路１５は、Ａ−Ｄ変換回路１０．直列−並列変換回路
１１、ＲＡＭ１２、並列−直列変換回路１３、Ｄ−Ａ変
換回路１４の動作タイミングを制御する。
変換回路１３により６ビツトの直列データに変換される
。この直列データはＤ−Ａ変換回路１４によりアナログ
のビデオ信号に変換され、出力される。タイミング制御
回路１５は、Ａ−Ｄ変換回路１０．直列−並列変換回路
１１、ＲＡＭ１２、並列−直列変換回路１３、Ｄ−Ａ変
換回路１４の動作タイミングを制御する。
また第１５図は画像を記憶するために特別に構成された
画像メモリの構成例を示したものである。画像用にメモ
リセルアレイ２０を３２０行×７００列構成とする。１
行分７００ビツトのデータを保持するデータレジスタ２
２をデータ転送ゲート２１を介して設け、ここに１水平
走査期間分の直列データを入出力する。メモリセルアレ
イ２０どデータレジスタ２２間のデータ転送はブランキ
ング期間中にデータ転送ゲート２１により７００ビツト
まとめておこなう。データレジスタ２２のデータはデー
タ転送ゲート２３により直列データバス２４に出力され
る。データ転送ゲート２３の各転送ゲートにはシフトレ
ジスタ２５の各ビットが接続されている。直列データバ
ス２４にはデータバッファ２６が設けられている。シフ
トレジスタ２５の記憶内容を順次シフトすることにより
、データレジスタ２２の並列画像データを直列画像デー
タに変換してデータバッファ２６から入出力する。すな
わち、データレジスタ２２、データ転送ゲート２３、シ
フトレジスタ２５、データバッファ２６で並列−直列変
換回路を構成している。
画像メモリの構成例を示したものである。画像用にメモ
リセルアレイ２０を３２０行×７００列構成とする。１
行分７００ビツトのデータを保持するデータレジスタ２
２をデータ転送ゲート２１を介して設け、ここに１水平
走査期間分の直列データを入出力する。メモリセルアレ
イ２０どデータレジスタ２２間のデータ転送はブランキ
ング期間中にデータ転送ゲート２１により７００ビツト
まとめておこなう。データレジスタ２２のデータはデー
タ転送ゲート２３により直列データバス２４に出力され
る。データ転送ゲート２３の各転送ゲートにはシフトレ
ジスタ２５の各ビットが接続されている。直列データバ
ス２４にはデータバッファ２６が設けられている。シフ
トレジスタ２５の記憶内容を順次シフトすることにより
、データレジスタ２２の並列画像データを直列画像デー
タに変換してデータバッファ２６から入出力する。すな
わち、データレジスタ２２、データ転送ゲート２３、シ
フトレジスタ２５、データバッファ２６で並列−直列変
換回路を構成している。
メモリセルアレイ２０の行アドレスを選択するために行
アドレス発生用アップダウンカウンタ２７、ラッチ２８
が設けられている。またリフレッシュする行アドレスを
選択するためリフレッシュアドレスカウンタ３２が設け
られている。これらの行アドレスはマルチプレクサ３０
により選択され、バッファ３１、デコーダ３２によりメ
モリセルアレイ２０中の特定の行がアクセスされる。
アドレス発生用アップダウンカウンタ２７、ラッチ２８
が設けられている。またリフレッシュする行アドレスを
選択するためリフレッシュアドレスカウンタ３２が設け
られている。これらの行アドレスはマルチプレクサ３０
により選択され、バッファ３１、デコーダ３２によりメ
モリセルアレイ２０中の特定の行がアクセスされる。
上記従来の画像メモリには画像データの入出力のために
高速な直列−並列変換回路、並列−直列変換回路が必要
である。これら直列−並列変換回路、並列−直列変換回
路を半導体基板上に構成した場合、大きな面積が必要で
あり、コストアップするという問題があった。
高速な直列−並列変換回路、並列−直列変換回路が必要
である。これら直列−並列変換回路、並列−直列変換回
路を半導体基板上に構成した場合、大きな面積が必要で
あり、コストアップするという問題があった。
また上記画像メモリにおいてはメモリセルアレイタを書
込／υでいる間はメモリセルからデータを読出すことが
できず、ブレーク期間が必要である。
込／υでいる間はメモリセルからデータを読出すことが
できず、ブレーク期間が必要である。
またメモリセルをリフレッシュするためにもブレーク期
間が必要である。したがって、一度に書込み／読出す画
像データの単位を短くすることができないという問題が
あった。
間が必要である。したがって、一度に書込み／読出す画
像データの単位を短くすることができないという問題が
あった。
さらに上記画像メモリにおいては画像データを複数ビッ
ト構成とした場合、ビット数に比例して周辺回路が必要
である。したがって画像データの構成ビット数が多くな
ると、それに応じて周辺回路も増大し画像メモリ全体が
大型化し、かつコストアップするという問題があった。
ト構成とした場合、ビット数に比例して周辺回路が必要
である。したがって画像データの構成ビット数が多くな
ると、それに応じて周辺回路も増大し画像メモリ全体が
大型化し、かつコストアップするという問題があった。
本発明は上記事情を考慮してなされたもので、低コスト
で汎用性のある画像メモリを提供することを目的どする
。
で汎用性のある画像メモリを提供することを目的どする
。
上記目的を達成するために本発明による画像メモリは複
数のメモリセルを有し、所定ビットの画像データを記憶
する複数のメモリセル群と、これらメモリセル群の対応
づ゛るメモリセルを接続する共通のワードラインと、こ
れら共通のワードラインを用いて前記メモリセル群のメ
モリセルをクロック信号に同期して走査する走査手段ど
、前記クロック信号をカラン１〜し、酊アドレス信号を
出力する群アドレスカウンタと、この群アドレスカウン
タの群アドレス信号に基づいて、画像データを書込むメ
モリセル群を選択する書込群セレクタと、この書込群セ
レクタにより選択されたメモリセル群の、前記走査手段
により走査されたメモリセルに画像データを書込む書込
手段と、前記群アドレスカウンタの群アドレス信号に基
づいて、前記木造群セレクタにより選択されたメモリセ
ル群とは異なるメモリセル群を選択する読出群セレクタ
と、この読出群セレクタにより選択されたメモリセル群
の、前記走査手段により走査されたメモリレルー
ｌｌ− から画像データを読出す読出手段とを備えたことを特徴
とする。
数のメモリセルを有し、所定ビットの画像データを記憶
する複数のメモリセル群と、これらメモリセル群の対応
づ゛るメモリセルを接続する共通のワードラインと、こ
れら共通のワードラインを用いて前記メモリセル群のメ
モリセルをクロック信号に同期して走査する走査手段ど
、前記クロック信号をカラン１〜し、酊アドレス信号を
出力する群アドレスカウンタと、この群アドレスカウン
タの群アドレス信号に基づいて、画像データを書込むメ
モリセル群を選択する書込群セレクタと、この書込群セ
レクタにより選択されたメモリセル群の、前記走査手段
により走査されたメモリセルに画像データを書込む書込
手段と、前記群アドレスカウンタの群アドレス信号に基
づいて、前記木造群セレクタにより選択されたメモリセ
ル群とは異なるメモリセル群を選択する読出群セレクタ
と、この読出群セレクタにより選択されたメモリセル群
の、前記走査手段により走査されたメモリレルー
ｌｌ− から画像データを読出す読出手段とを備えたことを特徴
とする。
第１の実施例
本発明の第１の実施例による画像メモリを第１図に示す
。メモリセルアレイ４０をＭ個のメモリセル群４１〜４
Ｍに分割する。各メモリセル群４１〜４Ｍは８列Ｘ１０
２４行構成である。各メモリセル群４１〜４Ｍの各行８
個のメモリセルは共通の１０２４本のワードライン５０
により接続されている。ワードライン５０は行アドレス
スキャン回路５２に接続されている。この行アドレスス
キャン回路５２はクロック制御回路６４からのクロック
信号ＣＬＫに同期してワードライン５０を順次配列して
各メモリセル群４１〜４Ｍのメモリセルを走査する。
。メモリセルアレイ４０をＭ個のメモリセル群４１〜４
Ｍに分割する。各メモリセル群４１〜４Ｍは８列Ｘ１０
２４行構成である。各メモリセル群４１〜４Ｍの各行８
個のメモリセルは共通の１０２４本のワードライン５０
により接続されている。ワードライン５０は行アドレス
スキャン回路５２に接続されている。この行アドレスス
キャン回路５２はクロック制御回路６４からのクロック
信号ＣＬＫに同期してワードライン５０を順次配列して
各メモリセル群４１〜４Ｍのメモリセルを走査する。
行アドレススキャン回路５２の具体例を第２図、第３図
に示す。第２図は１０２４ビツトのシフ１〜レジスタ５
２ａにより行アドレススキャン回路５２を構成したもの
である。各ビットはワードライン５０にそれぞれ接続さ
れている。最上位ビットと最下位ピッ１〜を接続して、
最下位ピッ１〜からシフ１〜したデータが再び最上位ビ
ットに入力するようにしている。最初このシフトレジス
タ５２ａに１１００・・・Ｏ」なるデータを格納し、ク
ロック信号に同期して１ビツトずつ右側にシフ１〜して
いく。
に示す。第２図は１０２４ビツトのシフ１〜レジスタ５
２ａにより行アドレススキャン回路５２を構成したもの
である。各ビットはワードライン５０にそれぞれ接続さ
れている。最上位ビットと最下位ピッ１〜を接続して、
最下位ピッ１〜からシフ１〜したデータが再び最上位ビ
ットに入力するようにしている。最初このシフトレジス
タ５２ａに１１００・・・Ｏ」なるデータを格納し、ク
ロック信号に同期して１ビツトずつ右側にシフ１〜して
いく。
これによりワードライン５０を順次励起して各メモリは
ル群４１〜４Ｍのメモリセルを走査する。
ル群４１〜４Ｍのメモリセルを走査する。
第３図は行カウンタ５２ｂと行デコーダ５２ｃにより行
アドレススキャン回路を構成したものである。クロック
信号ＣＬ Ｋを行カウンタ５２ｂで計数する。行デコー
ダ５２ｃは行カウンタ５２ｄのカウント値をデコードし
、接続されたワードライン５０を順次励起して、各メモ
リセル群４１〜４Ｍのメモリセルを走査する。
アドレススキャン回路を構成したものである。クロック
信号ＣＬ Ｋを行カウンタ５２ｂで計数する。行デコー
ダ５２ｃは行カウンタ５２ｄのカウント値をデコードし
、接続されたワードライン５０を順次励起して、各メモ
リセル群４１〜４Ｍのメモリセルを走査する。
画像データの入力端１１〜■８はデータ人力バッファ５
４に接続される。データ人力バッファ５４は入力端１１
〜■８から入力た８ビツトの画像データ信号を書込可能
なまで増幅して出力する。
４に接続される。データ人力バッファ５４は入力端１１
〜■８から入力た８ビツトの画像データ信号を書込可能
なまで増幅して出力する。
データ人力バッファ５４は書込群セレクタ５６に接続さ
れる。書込群セレクタ５６は、列アドレスカウンタ５８
からの書込セレク１−信号によりメモリセル群４１〜４
Ｍのいずれかに書込むかを選択し、データ人力バッファ
５４からの画像データを選択されたメモリセル群に書込
む。
れる。書込群セレクタ５６は、列アドレスカウンタ５８
からの書込セレク１−信号によりメモリセル群４１〜４
Ｍのいずれかに書込むかを選択し、データ人力バッファ
５４からの画像データを選択されたメモリセル群に書込
む。
各メモリセル群４１〜４Ｍに接続された読出列レレクタ
６０はセンスアンプを兼ねており、列アドレスカウンタ
５８からの読出セレクト信号にＪこりメモリセル群４１
〜４Ｍのうちのひとつのメモリセル群を選択し、選択さ
れたメモリセル群から画像データを読出す。読出列セレ
クタ６０はデータ出力バッファ６２に接続される。デー
タ出力バッファ６２は読出列セレクタ６０からの画像デ
ータ信号を増幅して、出力端０１〜０８から出力する。
６０はセンスアンプを兼ねており、列アドレスカウンタ
５８からの読出セレクト信号にＪこりメモリセル群４１
〜４Ｍのうちのひとつのメモリセル群を選択し、選択さ
れたメモリセル群から画像データを読出す。読出列セレ
クタ６０はデータ出力バッファ６２に接続される。デー
タ出力バッファ６２は読出列セレクタ６０からの画像デ
ータ信号を増幅して、出力端０１〜０８から出力する。
クロック制御回路６４はクロック信号ＣＬ Ｋとデツプ
イネーブル信号Ｃ［とを入力する。このクロック制御回
路６４は、チップイネーブル信号ＣＥが高レベルの間だ
けクロック信号ＣＬＫを出力する。
イネーブル信号Ｃ［とを入力する。このクロック制御回
路６４は、チップイネーブル信号ＣＥが高レベルの間だ
けクロック信号ＣＬＫを出力する。
列アドレスカウンタ５８は列カウンタ５８ａ１列デコー
ダ５８ｂ、Ｒ／Ｗレレクタ５８ｃで構成される。列カウ
ンタ５８ａは、クロック制御回路６４からのクロック信
号ＣＬ Ｋを目数し、１水平走査期間の画像データの数
だけパルスが入力すると１カウンｌ−アップする。列カ
ウンタ５８ ａのカウント値は列デコーダ５８ ｂ １
．：、Ｊ：リブコードされる。Ｒ／Ｗセ１ノクタ５８ｃ
は列デコーダ５８ｂからのデコード信号により、書込列
セレクタ５６に書込セレクト信号を、読出列セレクタ６
０に読出セレクト信号を出力する。
ダ５８ｂ、Ｒ／Ｗレレクタ５８ｃで構成される。列カウ
ンタ５８ａは、クロック制御回路６４からのクロック信
号ＣＬ Ｋを目数し、１水平走査期間の画像データの数
だけパルスが入力すると１カウンｌ−アップする。列カ
ウンタ５８ ａのカウント値は列デコーダ５８ ｂ １
．：、Ｊ：リブコードされる。Ｒ／Ｗセ１ノクタ５８ｃ
は列デコーダ５８ｂからのデコード信号により、書込列
セレクタ５６に書込セレクト信号を、読出列セレクタ６
０に読出セレクト信号を出力する。
次に第４図、第５図を用いて本実施例の動作を説明する
。最初列カウンタ５３ａはリセツ１〜され、カウント値
は「０１どなる。列カウンタ５８のカウント値が１０」
であると、Ｒ／Ｗセレクタ５８Ｃより＃１列のメモリセ
ル群４１を選択するような書込セレクト信号を書込列セ
レクタ５６に出力し、＃２列のメモリセル群４２を選択
するような読出セレクト信号を読出列セレクタ６０に出
力する。これにより＃１列ののメモリセル群４１の書込
許可信号ＷＥは高レベルになり、＃２列のメモリセル群
４２の読出許可信＠ＲＥも高レベルになる。一方、行ア
ドレススキャン回路５２もリセットされ、１行目のワー
ドライン５０を励起している。
。最初列カウンタ５３ａはリセツ１〜され、カウント値
は「０１どなる。列カウンタ５８のカウント値が１０」
であると、Ｒ／Ｗセレクタ５８Ｃより＃１列のメモリセ
ル群４１を選択するような書込セレクト信号を書込列セ
レクタ５６に出力し、＃２列のメモリセル群４２を選択
するような読出セレクト信号を読出列セレクタ６０に出
力する。これにより＃１列ののメモリセル群４１の書込
許可信号ＷＥは高レベルになり、＃２列のメモリセル群
４２の読出許可信＠ＲＥも高レベルになる。一方、行ア
ドレススキャン回路５２もリセットされ、１行目のワー
ドライン５０を励起している。
チップイネーブル信号ＣＥが高レベルになると入力端■
〜■８から８ビツトの画像データＤｉｎが入力する。
〜■８から８ビツトの画像データＤｉｎが入力する。
この画像データＯｉｎはデータ人力バッファ５４、書込
列セレクタ５６を介して＃１列のメモリセル群４１の１
行目のメモリセルに書込まれる。同時に＃２列のメモリ
セル群４２の１行目のメモリセルから８ビツトの画像デ
ータ［）ｏｕｔは、読出列セレクタ６０、データ出力バ
ッファ６２を介して出力端○ 〜０８から出力される。
列セレクタ５６を介して＃１列のメモリセル群４１の１
行目のメモリセルに書込まれる。同時に＃２列のメモリ
セル群４２の１行目のメモリセルから８ビツトの画像デ
ータ［）ｏｕｔは、読出列セレクタ６０、データ出力バ
ッファ６２を介して出力端○ 〜０８から出力される。
次にクロック信号ＣＬＫのパルスが入力すると、行アド
レススキャン回路５２は２行目のワードライン５０を励
起する。したがって入力端■１〜■８からの画像データ
Ｄ；ｎは＃１列のメモリセル群４１の２行目のメモリセ
ルに書込まれ、＃２列のメモリセル群４２の２行目のメ
モリセルから画一 １６ − 像データＤＯ旧が読出される。同様にしてクロック信ｇ
ｃｕ＜のパルスに同期してメモリセルアレイ／ＩＯの各
メモリセル群４１〜４Ｍのメモリセルを走査し、＃１列
のメモリセル群４１に画像データＤｉｎを順次書込み、
＃２列のメモリセル群４２から画像データ０ｏｕｔを順
次読出す。
レススキャン回路５２は２行目のワードライン５０を励
起する。したがって入力端■１〜■８からの画像データ
Ｄ；ｎは＃１列のメモリセル群４１の２行目のメモリセ
ルに書込まれ、＃２列のメモリセル群４２の２行目のメ
モリセルから画一 １６ − 像データＤＯ旧が読出される。同様にしてクロック信ｇ
ｃｕ＜のパルスに同期してメモリセルアレイ／ＩＯの各
メモリセル群４１〜４Ｍのメモリセルを走査し、＃１列
のメモリセル群４１に画像データＤｉｎを順次書込み、
＃２列のメモリセル群４２から画像データ０ｏｕｔを順
次読出す。
１水平走査期間の画像データＤｉｎ、Ｄｏｕｔの書込み
、読出しが終了するとチップイネーブル信号ＣＥを低レ
ベルとする。この画像メモリではメモリセル群／１１〜
４Ｍは１０２１１行あるので、１水平走査期間あたり１
０２４個の画像データのものまで、記憶することができ
る。また列カウンタ５８ａが１カウントアツプし、カウ
ント値が「１」どなる。するど＃２列のメモリセル群４
２を選択するような書込セレクト信号を書込列セレクタ
５６に出力し、＃３列のメモリセル群４３を選択するよ
う読出セレクト信号を読出列セレクタ６０に出力する。
、読出しが終了するとチップイネーブル信号ＣＥを低レ
ベルとする。この画像メモリではメモリセル群／１１〜
４Ｍは１０２１１行あるので、１水平走査期間あたり１
０２４個の画像データのものまで、記憶することができ
る。また列カウンタ５８ａが１カウントアツプし、カウ
ント値が「１」どなる。するど＃２列のメモリセル群４
２を選択するような書込セレクト信号を書込列セレクタ
５６に出力し、＃３列のメモリセル群４３を選択するよ
う読出セレクト信号を読出列セレクタ６０に出力する。
その結果、＃１列のメモリセル群４１の書込許可信号Ｗ
Ｅは低レベルに変化し、＃２列のメモリセル群４２の書
込許可信号Ｗ Ｅが高レベルになる。また＃２列のメモ
リセル群４２の読出許可信号ＲＥが低レベルとなり、＃
３列のメモリセル群４３の読出許可信号ＲＥが高レベル
どなる。
Ｅは低レベルに変化し、＃２列のメモリセル群４２の書
込許可信号Ｗ Ｅが高レベルになる。また＃２列のメモ
リセル群４２の読出許可信号ＲＥが低レベルとなり、＃
３列のメモリセル群４３の読出許可信号ＲＥが高レベル
どなる。
チップイネーブル信号ＧＥが高レベルになると、次の水
平走査期間の画像データｏｔｎ、、ｏｏｕｔの書込み、
読出しが開始する。画像データＤ１ｎは＃２列のメモリ
セル群４２に書込まれ、画像データ［）ｏｕｔは＃３列
のメモリセル群４３から読出される。画像データＤ ｉ
ｎ、 １）ｏｕｔ （Ｄ＠込み、読出しが終了すると、
チップイネーブル信号ＣＥが低レベルどなり、列カウン
タ５８ａのカウント（直が「２」どなる。したがって次
は＃３列のメモリセル群／１．３に画像データＤｉｎが
書込まれ、＃４列のメモリセル群４４から画像データ［
）ｏｕｔが読出される。
平走査期間の画像データｏｔｎ、、ｏｏｕｔの書込み、
読出しが開始する。画像データＤ１ｎは＃２列のメモリ
セル群４２に書込まれ、画像データ［）ｏｕｔは＃３列
のメモリセル群４３から読出される。画像データＤ ｉ
ｎ、 １）ｏｕｔ （Ｄ＠込み、読出しが終了すると、
チップイネーブル信号ＣＥが低レベルどなり、列カウン
タ５８ａのカウント（直が「２」どなる。したがって次
は＃３列のメモリセル群／１．３に画像データＤｉｎが
書込まれ、＃４列のメモリセル群４４から画像データ［
）ｏｕｔが読出される。
以下同様にして第５図に示すように、順次メモリセル群
４１〜４Ｍに画像データＤｉｎが書込まれ、同時にメモ
リセル群４１〜４Ｍから画像データ１）ｏｕｔが読出さ
れる。
４１〜４Ｍに画像データＤｉｎが書込まれ、同時にメモ
リセル群４１〜４Ｍから画像データ１）ｏｕｔが読出さ
れる。
このように本実施例によれば画像データの書込み、読出
しを同時におこなうので、高速書込み、読出しが可能で
ある。
しを同時におこなうので、高速書込み、読出しが可能で
ある。
上記実施例では画像データを書込むためのライトアンプ
は、データ人力バッファ５４に組込まれていたが、書込
列セレクタ５６とメモリセル群４１〜４Ｍの間、または
データ人力バッファ５４と書込列セレクタ５６の間に独
立して設りてもよい。
は、データ人力バッファ５４に組込まれていたが、書込
列セレクタ５６とメモリセル群４１〜４Ｍの間、または
データ人力バッファ５４と書込列セレクタ５６の間に独
立して設りてもよい。
また上記実施例では画像データを読出すセンスアンプは
、読出列セレクタ６０に組込まれてぃＩｃが、メモリセ
ル群４１〜４Ｍど読出列セレクタ６００間または読出列
セレクタ６ｏとデータ出力バッファ６２の間に独立して
設けてもよい。
、読出列セレクタ６０に組込まれてぃＩｃが、メモリセ
ル群４１〜４Ｍど読出列セレクタ６００間または読出列
セレクタ６ｏとデータ出力バッファ６２の間に独立して
設けてもよい。
またメモリセルアレイ４ｏを構成する各メモリセルはダ
イナミック型でもスタティック型でもよい。ダイナミッ
クメモリの場合、一定周期でリフレッシュが必要である
。書込周期、読出周期をリフレッシュ周期にりも短かく
イｒるにうにすれば特別のリフレッシュ動作は不要であ
る。
イナミック型でもスタティック型でもよい。ダイナミッ
クメモリの場合、一定周期でリフレッシュが必要である
。書込周期、読出周期をリフレッシュ周期にりも短かく
イｒるにうにすれば特別のリフレッシュ動作は不要であ
る。
ざらに上記実施例では第５図に示すように隣接するメモ
リセル群を順次書込み、読出したが、他の順番でメモリ
セル群を書込み、読出しするようにｌノでもよい。
リセル群を順次書込み、読出したが、他の順番でメモリ
セル群を書込み、読出しするようにｌノでもよい。
第２の実施例
本発明の第２の実施例による画像メモリを第６図に示す
。第１図に示す第１の実施例による画像メモリと相違す
る点は、列アドレスカウンタ５８のＲ／Ｗセレクタ５８
ＧのかわりにＲ／Ｗ／Ｒｅｆセレクタ５８ｄを設けてい
る点である。Ｒ／Ｗ／Ｒａｔ’セレクタ５８ｄは読出セ
レクタ信号、書込セレクト信号とともにリフレッシュセ
レクト信号をも出力し、リフレッシツーするメモリセル
群を選択する。Ｒ／Ｗ／Ｒｅｆセレクタ５８ｄからの読
出セレクタ信号は、読出列セレクタ７０に出力され、書
込セレクト信号は書込列セレクタ５６に出ノ〕される。
。第１図に示す第１の実施例による画像メモリと相違す
る点は、列アドレスカウンタ５８のＲ／Ｗセレクタ５８
ＧのかわりにＲ／Ｗ／Ｒｅｆセレクタ５８ｄを設けてい
る点である。Ｒ／Ｗ／Ｒａｔ’セレクタ５８ｄは読出セ
レクタ信号、書込セレクト信号とともにリフレッシュセ
レクト信号をも出力し、リフレッシツーするメモリセル
群を選択する。Ｒ／Ｗ／Ｒｅｆセレクタ５８ｄからの読
出セレクタ信号は、読出列セレクタ７０に出力され、書
込セレクト信号は書込列セレクタ５６に出ノ〕される。
リフレッシュセレクト信号は、読出列セレクタ７０とメ
モリセル群４１〜４Ｍの間に設けられたセンスアンプ７
２に出力される。リフレッシュセレクト信号により選択
されたメモリセル群のメモリセルからセンスアンプ７２
ににリセンスしで増幅した内容を再びメモリセル群に書
込むことにより、リフレッシュがなされる。
モリセル群４１〜４Ｍの間に設けられたセンスアンプ７
２に出力される。リフレッシュセレクト信号により選択
されたメモリセル群のメモリセルからセンスアンプ７２
ににリセンスしで増幅した内容を再びメモリセル群に書
込むことにより、リフレッシュがなされる。
次に第７図、第８図を用いて本実施例の動作を説明する
。
。
最初、列カウンタ５８ａはリレットされ、カウント値は
「０」となる。列カウンタ５８のカラン１〜値がｒＯＪ
であると、Ｒ／Ｗ／Ｒｏｔセレクタ５８ｄより＃１列の
メモリセル群４１を選択するような書込セレク１〜信号
を書込列セレクタ５６に出力し、＃２列のメモリセル群
４２を選択するにうな読出セレクト信号を読出列セレク
タ６０に出ノｊする。また、＃Ｎ列のメモリセル群４Ｎ
（ただしＮ＝Ｍ／２＞をリフレッシュするようなリフレ
ッシュセレクト信号をセンスアンプ７２に出力する。こ
れにより＃１列のメモリセル群４１の書込許可信号ＷＥ
は高レベルになり、＃２列のメモリセル群４２の読出許
可信号ＲＥも高レベルになり、＃Ｎ列のメモリセル群の
リフレッシュ信号Ｒｅｆも高レベルになる。一方、行ア
ドレススキャン回路５２もリセットされ、１行目のワー
ドライン５０を励起している。
「０」となる。列カウンタ５８のカラン１〜値がｒＯＪ
であると、Ｒ／Ｗ／Ｒｏｔセレクタ５８ｄより＃１列の
メモリセル群４１を選択するような書込セレク１〜信号
を書込列セレクタ５６に出力し、＃２列のメモリセル群
４２を選択するにうな読出セレクト信号を読出列セレク
タ６０に出ノｊする。また、＃Ｎ列のメモリセル群４Ｎ
（ただしＮ＝Ｍ／２＞をリフレッシュするようなリフレ
ッシュセレクト信号をセンスアンプ７２に出力する。こ
れにより＃１列のメモリセル群４１の書込許可信号ＷＥ
は高レベルになり、＃２列のメモリセル群４２の読出許
可信号ＲＥも高レベルになり、＃Ｎ列のメモリセル群の
リフレッシュ信号Ｒｅｆも高レベルになる。一方、行ア
ドレススキャン回路５２もリセットされ、１行目のワー
ドライン５０を励起している。
デツプイネーブル信号ＣＥが高レベルになると入力端■
１〜Ｉ８から８ビツトの画像データＤｉｎが入力する。
１〜Ｉ８から８ビツトの画像データＤｉｎが入力する。
この画像データＤｉｎはデータ人力バッファ５４、書込
列セレクタ５６を介して＃１列のメモリセル群４１の１
行目のメモリセルに書込まれる。同時に＃２列のメモリ
セル群４２の１行目のメモリセルから８ビツトの画像デ
ータＤｏｕｔは、読出列セレクタ６０．データ出力バッ
ファ６２を介して出力端０１〜０８がら出力される。
列セレクタ５６を介して＃１列のメモリセル群４１の１
行目のメモリセルに書込まれる。同時に＃２列のメモリ
セル群４２の１行目のメモリセルから８ビツトの画像デ
ータＤｏｕｔは、読出列セレクタ６０．データ出力バッ
ファ６２を介して出力端０１〜０８がら出力される。
また、同時に＃Ｎ列のメモリセル群４Ｎの１行目のメモ
リセルがリフレッシュされる。次にクロック信号ＣＬＫ
のパルスが入力すると、行アドレススキャン回路５２は
２行目のワードライン５０を励起する。したがって入力
端１１〜■８からの画像データＤ１ｎは＃１列のメモリ
セル群４１の２行目のメモリセルに書込まれ、＃２列の
メモリセル群４２の２行目のメモリセルがら画像データ
Ｄｏｕｔが読出され、＃Ｎ列のメモリセル群４Ｎの２行
目のメモリセルがリフレッシュされる。同様にしてクロ
ック信号ＣＬ Ｋのパルスに同期してメモリセルアレイ
４０の各メモリセル群４１〜４Ｍのメモリセルを走査し
、＃１列のメモリセル群４１に画像データＤｉｎを順次
書込み、＃２列のメモリセル群４２から画像データ１）
Ｉｔを順次読出、＃Ｎ列のメモリセル群４Ｎをリフレッ
シュする。
リセルがリフレッシュされる。次にクロック信号ＣＬＫ
のパルスが入力すると、行アドレススキャン回路５２は
２行目のワードライン５０を励起する。したがって入力
端１１〜■８からの画像データＤ１ｎは＃１列のメモリ
セル群４１の２行目のメモリセルに書込まれ、＃２列の
メモリセル群４２の２行目のメモリセルがら画像データ
Ｄｏｕｔが読出され、＃Ｎ列のメモリセル群４Ｎの２行
目のメモリセルがリフレッシュされる。同様にしてクロ
ック信号ＣＬ Ｋのパルスに同期してメモリセルアレイ
４０の各メモリセル群４１〜４Ｍのメモリセルを走査し
、＃１列のメモリセル群４１に画像データＤｉｎを順次
書込み、＃２列のメモリセル群４２から画像データ１）
Ｉｔを順次読出、＃Ｎ列のメモリセル群４Ｎをリフレッ
シュする。
１水平走査期間の画像データ１）ｉｎ、１）ｏｕｔの書
込み、読出し、およびデータのリフレッシュが終了する
とチップイネーブル信号ＣＥを低レベルとする。この画
像メモリではメモリセル群４１〜４Ｍは１０２４行ある
ので、１水平走査期間あたり１０２４個の画像データの
ものまで、記憶することができる。また列カウンタ５８
ａが１カウントアツプし、カラン１〜値がｒｌＪどなる
。すると＃２列のメモリセル群４２を選択するにうな書
込セレクト信号を書込列セレクタ５６に出力し、＃３列
のメモリセル群４３を選択するよう読出［レフト信号を
読出列セレクタ６ｏに出力し、＃ Ｎ −１−１列のメ
モリセル群／Ｉ−（Ｎ＋１）を選択するリフレッシュ信
号を出力する。その結果、＃１列のメモリセル群４１の
書込許可信号ＷＥは低レベルに変化し、＃２列のメモリ
セル群４２の書込許可信号ＷＥが高レベルになる。また
＃２列のメモリセル群４２の読出許可信号ＲＥが低レベ
ルどなり、＃３列のメモリセル群４３の読出許可信号Ｒ
Ｅが高レベルとなる。ざらに＃Ｎ列のメモリセル群４Ｎ
のリフレッシュ信号Ｒｅｆが低レベルとなり＃Ｎ＋１列
のメモリセル群４（Ｎ＋１）のリフレッシュ信号Ｒｅｆ
が高レベルとなる。
込み、読出し、およびデータのリフレッシュが終了する
とチップイネーブル信号ＣＥを低レベルとする。この画
像メモリではメモリセル群４１〜４Ｍは１０２４行ある
ので、１水平走査期間あたり１０２４個の画像データの
ものまで、記憶することができる。また列カウンタ５８
ａが１カウントアツプし、カラン１〜値がｒｌＪどなる
。すると＃２列のメモリセル群４２を選択するにうな書
込セレクト信号を書込列セレクタ５６に出力し、＃３列
のメモリセル群４３を選択するよう読出［レフト信号を
読出列セレクタ６ｏに出力し、＃ Ｎ −１−１列のメ
モリセル群／Ｉ−（Ｎ＋１）を選択するリフレッシュ信
号を出力する。その結果、＃１列のメモリセル群４１の
書込許可信号ＷＥは低レベルに変化し、＃２列のメモリ
セル群４２の書込許可信号ＷＥが高レベルになる。また
＃２列のメモリセル群４２の読出許可信号ＲＥが低レベ
ルどなり、＃３列のメモリセル群４３の読出許可信号Ｒ
Ｅが高レベルとなる。ざらに＃Ｎ列のメモリセル群４Ｎ
のリフレッシュ信号Ｒｅｆが低レベルとなり＃Ｎ＋１列
のメモリセル群４（Ｎ＋１）のリフレッシュ信号Ｒｅｆ
が高レベルとなる。
チップイネーブル信号ＣＥが高レベルになると、次の水
平走査期間の画像データＤｉｎ、 Ｄｏｕｔの書込み、
読出しおよびデータのリフレッシュが開始する。画像デ
ータＤｉｎは＃２列のメモリセル群４２に書込まれ、画
像データ［）ｏｕｔは＃３列のメモリセル群４３から読
出され、＃Ｎ千１列のメモリセル群４（Ｎ＋１）がリフ
レッシュされる。画像データ［）ｉｎｌ［）ｏｕｔの書
込み、読出し、データのリフレッシュが終了すると、チ
ップイネーブル信号ＣＥが低レベルとなり、列カウンタ
５８ａのカウント値が「２」となる。したがって次は＃
３列のメモリセル群１１．３に画像データＤｉｎが書込
まれ、＃４列のメモリセル群４４がら画像データＤｏｕ
ｔが読出され、＃Ｎ＋２列のメモリセル群４（Ｎ＋２）
がリフレッシュされる。以下同様にして第８図に示ずよ
うに、順次メモリセル群４１〜４Ｍに画像データＤｉｎ
が書込まれ、同時にメモリセル群４１〜４Ｍから画像デ
ータＤｏｕｔが読出され、メモリセル群４１〜４Ｍがリ
フレッシュされる。
平走査期間の画像データＤｉｎ、 Ｄｏｕｔの書込み、
読出しおよびデータのリフレッシュが開始する。画像デ
ータＤｉｎは＃２列のメモリセル群４２に書込まれ、画
像データ［）ｏｕｔは＃３列のメモリセル群４３から読
出され、＃Ｎ千１列のメモリセル群４（Ｎ＋１）がリフ
レッシュされる。画像データ［）ｉｎｌ［）ｏｕｔの書
込み、読出し、データのリフレッシュが終了すると、チ
ップイネーブル信号ＣＥが低レベルとなり、列カウンタ
５８ａのカウント値が「２」となる。したがって次は＃
３列のメモリセル群１１．３に画像データＤｉｎが書込
まれ、＃４列のメモリセル群４４がら画像データＤｏｕ
ｔが読出され、＃Ｎ＋２列のメモリセル群４（Ｎ＋２）
がリフレッシュされる。以下同様にして第８図に示ずよ
うに、順次メモリセル群４１〜４Ｍに画像データＤｉｎ
が書込まれ、同時にメモリセル群４１〜４Ｍから画像デ
ータＤｏｕｔが読出され、メモリセル群４１〜４Ｍがリ
フレッシュされる。
このように本実施例によれば、画像データの書込み、読
出しとともにリフレッシュも同時におこなうことができ
る。特に本実施例のようにリフレッシュするメモリセル
群を選択することにより、書込周期、読出周期が最大の
りフレッシコ周期より長い場合でも、ダイナミックメモ
リの内容が消滅することはない。
出しとともにリフレッシュも同時におこなうことができ
る。特に本実施例のようにリフレッシュするメモリセル
群を選択することにより、書込周期、読出周期が最大の
りフレッシコ周期より長い場合でも、ダイナミックメモ
リの内容が消滅することはない。
上記実施例ではメモリセル群の全 Ｍの半分のＮ番目の
メモリセル群４Ｎよりリフレッシュを開始したが、書込
みをしているメモリセル群、読出しをしているメモリセ
ル群以外のメモリセル群であれば、いかなるメモリセル
群をリフレッシュしてもよい。
メモリセル群４Ｎよりリフレッシュを開始したが、書込
みをしているメモリセル群、読出しをしているメモリセ
ル群以外のメモリセル群であれば、いかなるメモリセル
群をリフレッシュしてもよい。
第３の実施例
本発明の第３の実施例による画像メモリを第９図に示す
。メモリセルアレイ８０をＭ個のメモリセル群８１〜８
Ｍに分割する。各メモリセル群８１〜８Ｍは８列Ｘ１０
２４行構成である。メモリセル群８１〜８Ｍを奇数番目
のメモリセル群８１゜８３、・・・、 ８ （ＩＶＩ−
１）と偶数番口のメモリセル群８２．８４．・・・、８
Ｍに分割する。奇数番目のメモリセル群８１．８３．・
・・、８ （Ｍ−１）の各行８個のメモリセルは共通の
１０２４木のワードライン９０により接続され、偶数番
目のメモリセル群８２，８４．・・・、８Ｍの各行８個
のメモリセルは別の共通の１０２４本のワードライン９
１により接続されている。ワードライン９０は行アドレ
ススキャン回路９２に接続されている。ワードライン９
１は行アドレススキャン回路９３に接続されている。こ
の行アドレススキャン回路９１はクロックセレクタ１０
４からのクロック信号ＣＫＬ１に同期してワードライン
９０を順次励起しで各メモリセル群８１，８３．・・・
、８（Ｍ−１）メモリセルを走査する。この行アドレス
スキャン回路９３はクロックセレクタ１０４からのクロ
ック信号ＣＩ Ｋ２に同期してワードライン９２を順次
励起して各メモリセル群８２．８４．・・・、８Ｍのメ
モリセルを走査する。
。メモリセルアレイ８０をＭ個のメモリセル群８１〜８
Ｍに分割する。各メモリセル群８１〜８Ｍは８列Ｘ１０
２４行構成である。メモリセル群８１〜８Ｍを奇数番目
のメモリセル群８１゜８３、・・・、 ８ （ＩＶＩ−
１）と偶数番口のメモリセル群８２．８４．・・・、８
Ｍに分割する。奇数番目のメモリセル群８１．８３．・
・・、８ （Ｍ−１）の各行８個のメモリセルは共通の
１０２４木のワードライン９０により接続され、偶数番
目のメモリセル群８２，８４．・・・、８Ｍの各行８個
のメモリセルは別の共通の１０２４本のワードライン９
１により接続されている。ワードライン９０は行アドレ
ススキャン回路９２に接続されている。ワードライン９
１は行アドレススキャン回路９３に接続されている。こ
の行アドレススキャン回路９１はクロックセレクタ１０
４からのクロック信号ＣＫＬ１に同期してワードライン
９０を順次励起しで各メモリセル群８１，８３．・・・
、８（Ｍ−１）メモリセルを走査する。この行アドレス
スキャン回路９３はクロックセレクタ１０４からのクロ
ック信号ＣＩ Ｋ２に同期してワードライン９２を順次
励起して各メモリセル群８２．８４．・・・、８Ｍのメ
モリセルを走査する。
行アト１ノススキャン回路９２．９３の具体例は第２図
、第３図に示す回路である。
、第３図に示す回路である。
画像データの入力端■１〜１８はデータ人力バッファ９
４に接続される。データ人力バッファ９４は入ノＪ端Ｉ
〜Ｉ８から入力した８ピツ１〜の画像データ信号を書
込可能なまで増幅して出力する。
４に接続される。データ人力バッファ９４は入ノＪ端Ｉ
〜Ｉ８から入力した８ピツ１〜の画像データ信号を書
込可能なまで増幅して出力する。
データ人力バッファ９４は書込列セレクタ９０に接続さ
れる。書込列セレクタ９６は、列アドレスカウンタ９８
からの書込セレクト信号にＪｚウリメモリセル群４〜８
Ｍのいずれかに書込むかを選択し、データ人力バッファ
９７′ｌからの画像データを選択されたメモリセル群に
書込む。列アドレスカウンタ９８は、水平走査期間毎に
奇数番目のメモリセル群４１〜’１．Ｍ（Ｍ−１＞と偶
数番口のメモリセル群４２〜４Ｍを交互に選択するよう
な書込セレクト信号を出力する。
れる。書込列セレクタ９６は、列アドレスカウンタ９８
からの書込セレクト信号にＪｚウリメモリセル群４〜８
Ｍのいずれかに書込むかを選択し、データ人力バッファ
９７′ｌからの画像データを選択されたメモリセル群に
書込む。列アドレスカウンタ９８は、水平走査期間毎に
奇数番目のメモリセル群４１〜’１．Ｍ（Ｍ−１＞と偶
数番口のメモリセル群４２〜４Ｍを交互に選択するよう
な書込セレクト信号を出力する。
各メモリセル群８１〜８Ｍに接続された読出列セレクタ
１００はセンスアンプを兼ねており、列アドレスカウン
タ９８からの読出セレクト信号によりメモリセル群４１
〜４Ｍのうちのひとつのメモリセル群を選択し、選択さ
れたメモリセル群から画像データを読出す。列アドレス
カウンタ９８は奇数番目のメモリセル群４１〜４．Ｍ（
Ｍ−１）に対して書込セレクト信号が出力されている場
合には偶数番目のメモリセル群４２〜４Ｍのいずれかに
、偶数番目のメモリセル群４２〜４Ｍに対して書込セレ
クト信号が出力されている場合には奇数番目のメモリセ
ル群４１〜４Ｍのいずれかに、読出セレクタ信号を出力
する。読出群セレクタ１００はデータ出力バッファ１０
２に接続される。
１００はセンスアンプを兼ねており、列アドレスカウン
タ９８からの読出セレクト信号によりメモリセル群４１
〜４Ｍのうちのひとつのメモリセル群を選択し、選択さ
れたメモリセル群から画像データを読出す。列アドレス
カウンタ９８は奇数番目のメモリセル群４１〜４．Ｍ（
Ｍ−１）に対して書込セレクト信号が出力されている場
合には偶数番目のメモリセル群４２〜４Ｍのいずれかに
、偶数番目のメモリセル群４２〜４Ｍに対して書込セレ
クト信号が出力されている場合には奇数番目のメモリセ
ル群４１〜４Ｍのいずれかに、読出セレクタ信号を出力
する。読出群セレクタ１００はデータ出力バッファ１０
２に接続される。
データ出力バッファ１０２は読出列セレクタ１００から
の画像データ信号を増幅して、出力端一 ２８ − ０１〜０８から出力する。
の画像データ信号を増幅して、出力端一 ２８ − ０１〜０８から出力する。
書込クロック信号Ｗ ＣＬ Ｋは書込クロックカウンタ
１０６によりカウンタされ、そのカウント値はクロック
セレクタ１０４に入力される。読出クロック信号ＲＣＩ
Ｋは読出クロックカウンタ１０８によりカウンタされ
、そのノＪウント値はクロックセレクタ１０４に入力さ
れる。クロックセレクタ１０４は、書込クロックカウン
タ１０６ど読出クロックカウンタ１０８からのカウント
値に基づいて、書込クロック信号ＷＣＩＫど読出クロッ
ク信号ＲＣＬＫを切換えて、第１のクロック信号ＣＬ
Ｋまたは第２のクロック信号ＣＬＫ２として、行アドレ
ススキャン回路９２．９３に出力づ′る。書込列セレク
タ９６が奇数番目のメモリセル群９１〜９（Ｍ−１＞を
選択し、読出列セレクタ１００が偶数番目のメモリセル
群９２〜９Ｍを選択した場合は、クロック信ＭＣＬＫ１
どして書込クロック信＠ＷＣＬＫを選択し、クロック信
号ＣＬ Ｋ ２として読出クロック信号ＲＣｌ−Ｋを選
択する。逆に書込列セレクタ９６が偶数番目のメモリセ
ル群９２〜９Ｍを選択し、読出列セレクタ１００が奇数
番目のメモリセル群９１〜９（Ｍ−１）を選択した場合
は、クロック信号ＣＩ Ｋ１として読出クロック信号Ｒ
ＣＬＫを選択し、クロック信号ＣＩ Ｋ２として書込ク
ロック信号Ｗ ＣＬ Ｋを選択する。
１０６によりカウンタされ、そのカウント値はクロック
セレクタ１０４に入力される。読出クロック信号ＲＣＩ
Ｋは読出クロックカウンタ１０８によりカウンタされ
、そのノＪウント値はクロックセレクタ１０４に入力さ
れる。クロックセレクタ１０４は、書込クロックカウン
タ１０６ど読出クロックカウンタ１０８からのカウント
値に基づいて、書込クロック信号ＷＣＩＫど読出クロッ
ク信号ＲＣＬＫを切換えて、第１のクロック信号ＣＬ
Ｋまたは第２のクロック信号ＣＬＫ２として、行アドレ
ススキャン回路９２．９３に出力づ′る。書込列セレク
タ９６が奇数番目のメモリセル群９１〜９（Ｍ−１＞を
選択し、読出列セレクタ１００が偶数番目のメモリセル
群９２〜９Ｍを選択した場合は、クロック信ＭＣＬＫ１
どして書込クロック信＠ＷＣＬＫを選択し、クロック信
号ＣＬ Ｋ ２として読出クロック信号ＲＣｌ−Ｋを選
択する。逆に書込列セレクタ９６が偶数番目のメモリセ
ル群９２〜９Ｍを選択し、読出列セレクタ１００が奇数
番目のメモリセル群９１〜９（Ｍ−１）を選択した場合
は、クロック信号ＣＩ Ｋ１として読出クロック信号Ｒ
ＣＬＫを選択し、クロック信号ＣＩ Ｋ２として書込ク
ロック信号Ｗ ＣＬ Ｋを選択する。
列アドレスカウンタ９８は列カウンタ９８ａ１列デコー
ダ９８ｂ、、Ｒ／Ｗセレクタ９８ｃで構成される。列ノ
Ｊウンタ９８ａは、クロックセレクタ１０４からのクロ
ック切換パルスをカウントする。列カウンタ９８ａのカ
ウント値は列デコーダ゛９８ｂによりデコードされる。
ダ９８ｂ、、Ｒ／Ｗセレクタ９８ｃで構成される。列ノ
Ｊウンタ９８ａは、クロックセレクタ１０４からのクロ
ック切換パルスをカウントする。列カウンタ９８ａのカ
ウント値は列デコーダ゛９８ｂによりデコードされる。
Ｒ／Ｗセレクタ９８Ｇは列デコーダ９８ｂからのデコー
ド信号により、書込列セレクタ９６に書込セレクト信号
を読出列セレクタ１００に読出セレクタ信号を出力する
。
ド信号により、書込列セレクタ９６に書込セレクト信号
を読出列セレクタ１００に読出セレクタ信号を出力する
。
次に第１０図、第１１図を用いて本実施例の動作を説明
する。本実施例では書込クロック信＠ＷＣＬＫと読出ク
ロック信号ＲＣＬＫとが同一ではない。これは例えば次
のような場合である。書込む画像データが外部機器（例
えばＶＴＲ”）から入力される場合、書込クロック信号
ＷＣＬＫの周期が長くなったり短くなったりして一定し
ない。これに対して読出クロック信号ＲＣＬ Ｋは画像
メモリから発生するため正確に一定の因明である。
する。本実施例では書込クロック信＠ＷＣＬＫと読出ク
ロック信号ＲＣＬＫとが同一ではない。これは例えば次
のような場合である。書込む画像データが外部機器（例
えばＶＴＲ”）から入力される場合、書込クロック信号
ＷＣＬＫの周期が長くなったり短くなったりして一定し
ない。これに対して読出クロック信号ＲＣＬ Ｋは画像
メモリから発生するため正確に一定の因明である。
最初列カウンタ５８ａはリレットされ、カラン１〜値は
「Ｏ」どなる。列カウンタ９８ａのカラン１〜値がｒＯ
Ｊであると、Ｒ／Ｗｔレクタ９８ｃより＃１列のメモリ
セル群８１を選択するような書込セレクト信号を也込列
セレクタ９６に出力し、＃２列のメモリセル群８２を選
択するような読出セレクト信号を読出列セレクタ１００
に出力する。
「Ｏ」どなる。列カウンタ９８ａのカラン１〜値がｒＯ
Ｊであると、Ｒ／Ｗｔレクタ９８ｃより＃１列のメモリ
セル群８１を選択するような書込セレクト信号を也込列
セレクタ９６に出力し、＃２列のメモリセル群８２を選
択するような読出セレクト信号を読出列セレクタ１００
に出力する。
これにより＃１列ののメモリセル群８１の書込許可信号
ＷＥは高レベルになり、＃２列のメモリセル群８２の読
出許可信号Ｒ「も高レベルになる。
ＷＥは高レベルになり、＃２列のメモリセル群８２の読
出許可信号Ｒ「も高レベルになる。
また、クロックセレクタ１０４はリセットされ、クロッ
ク選択信号は高レベルとなり、クロック信号ＣＬＫ１と
して書込クロック信号ＷＣＩＫが出力され、クロック信
ＭＣＬＫ２どして読出クロック信号ＲＣＬＫが出力され
る。一方、行アドレススキャン回路９２．９３もリセッ
トされ、１行目のワードライン９０を励起している。
ク選択信号は高レベルとなり、クロック信号ＣＬＫ１と
して書込クロック信号ＷＣＩＫが出力され、クロック信
ＭＣＬＫ２どして読出クロック信号ＲＣＬＫが出力され
る。一方、行アドレススキャン回路９２．９３もリセッ
トされ、１行目のワードライン９０を励起している。
書込クロック信号ＷＣＬＫに同期してチップ書込イネー
ブル信号ＣＷＥが高レベルになると入力端Ｉ 〜Ｉ８か
ら８ビツトの画像データＤｉｎが入カする。この画像デ
ータＤｉｎはデータ人力バッファ９４、書込列セレクタ
９６を介して＃１列のメモリセル群８１の１行目のメモ
リセルに行アドレススキャン回路９２へ入力した書込ク
ロック信号ＷＣＫに同期して書込まれる。また読出クロ
ック信号ＲＣＬ Ｋに同期してチップ読出イネーブル信
号ＣＲＥが高レベルになると、＃２列のメモリセル群８
２の１行目のメモリセルから８ビツトの画像データ１）
ｏｕｔが、行アドレススキャン回路９３に入力した読出
クロック信号ＲＣＬＫに同期して読出される。読出され
た画像データ［）ｏｕｔは読出列セレクタ１００、デー
タ出力バッファ１０２を介して出力端０１〜ｏ８から出
力される。以後、＃１列のメモリセル群８１はクロック
信号ＣＬ Ｋ１（書込クロック信号ＷＣＬＫ＞に同期し
て走査され画像データＤｉｎが書込まれる。これと同時
に＃２列のメモリセル群８２はクロック信号ＣＬ Ｋ２
（読出クロック信号ＲＣＬＫ）に同期して走査され画像
データ１）Ｏｕｔが読出される。
ブル信号ＣＷＥが高レベルになると入力端Ｉ 〜Ｉ８か
ら８ビツトの画像データＤｉｎが入カする。この画像デ
ータＤｉｎはデータ人力バッファ９４、書込列セレクタ
９６を介して＃１列のメモリセル群８１の１行目のメモ
リセルに行アドレススキャン回路９２へ入力した書込ク
ロック信号ＷＣＫに同期して書込まれる。また読出クロ
ック信号ＲＣＬ Ｋに同期してチップ読出イネーブル信
号ＣＲＥが高レベルになると、＃２列のメモリセル群８
２の１行目のメモリセルから８ビツトの画像データ１）
ｏｕｔが、行アドレススキャン回路９３に入力した読出
クロック信号ＲＣＬＫに同期して読出される。読出され
た画像データ［）ｏｕｔは読出列セレクタ１００、デー
タ出力バッファ１０２を介して出力端０１〜ｏ８から出
力される。以後、＃１列のメモリセル群８１はクロック
信号ＣＬ Ｋ１（書込クロック信号ＷＣＬＫ＞に同期し
て走査され画像データＤｉｎが書込まれる。これと同時
に＃２列のメモリセル群８２はクロック信号ＣＬ Ｋ２
（読出クロック信号ＲＣＬＫ）に同期して走査され画像
データ１）Ｏｕｔが読出される。
１水平走査期間の画像データＤｉｎの書込みが終了する
とチップ書込イネーブル信号ＣＷＥが低レベルとする。
とチップ書込イネーブル信号ＣＷＥが低レベルとする。
また画像データｏｕｔの読出しが終了するとチップ読出
イネーブル信号ＣＲＥを低レベルとする。チップ書込イ
ネーブル信号ＣＷＥとチップ読出イネーブル信号ＣＲＥ
が共に低レベルとなった後に、クロック選択信号が低レ
ベルとなる。
イネーブル信号ＣＲＥを低レベルとする。チップ書込イ
ネーブル信号ＣＷＥとチップ読出イネーブル信号ＣＲＥ
が共に低レベルとなった後に、クロック選択信号が低レ
ベルとなる。
クロックセレクタ１０４はクロック信号ＣＬＫＩとして
読出クロック信号ＲＣＬＫを出力し、クロック信号ＣＬ
Ｋ２として書込クロック信号ＷＣＬＫを出力する。クロ
ック選択信号のレベルが変化すると列カウンタ９８ａが
１カウントアツプし、カウント値が［１コどなる。する
ど＃２列のメモリセル群８２を選択するような書込セレ
クト信号を書込列セレクタ９６に出力し、＃３列のメモ
リセル群８３を選択するよう読出セレクト信号を読出列
セレクタ１００に出力する。その結果、＃１列のメモリ
セル群８１の書込許可信号ＷＥは低レベルに変化し、＃
２列のメモリセル群８２の書込許可信号ＷＥが高レベル
になる。また＃２列のメモリセル群８２の読出許可信号
ＲＦが低レベルとなり、＃３列のメモリセル群８３の読
出許可信号ＲＥが高レベルとなる。
読出クロック信号ＲＣＬＫを出力し、クロック信号ＣＬ
Ｋ２として書込クロック信号ＷＣＬＫを出力する。クロ
ック選択信号のレベルが変化すると列カウンタ９８ａが
１カウントアツプし、カウント値が［１コどなる。する
ど＃２列のメモリセル群８２を選択するような書込セレ
クト信号を書込列セレクタ９６に出力し、＃３列のメモ
リセル群８３を選択するよう読出セレクト信号を読出列
セレクタ１００に出力する。その結果、＃１列のメモリ
セル群８１の書込許可信号ＷＥは低レベルに変化し、＃
２列のメモリセル群８２の書込許可信号ＷＥが高レベル
になる。また＃２列のメモリセル群８２の読出許可信号
ＲＦが低レベルとなり、＃３列のメモリセル群８３の読
出許可信号ＲＥが高レベルとなる。
チップ書込イネーブル信号ＣＷＥが高レベルになると、
次の水平走査期間の画像データＤｉｎの書込みが開始す
る。画像データＤｉｎは＃２列のメモリセル群４２に書
込まれる。チップ書込イネーブル信号ＣＲＥが高レベル
になると、次の水平走査期間の画像データ□ ｏｕｔの
読出しが開始する。＃３列のメモリセル群８３から画像
データＩ）ｏｕｔが読出される。画像データ［）ｉｎ、
［）ｏｕｔの書込み、読出しが終了すると、チップ書込
イネーブル信号ＣＷＥとチップ読出イネーブル信号ＣＲ
Ｅが低レベルとなり、クロック選択信号のレベルが低レ
ベルから高レベルに変化する。すると、列カウンタ５８
ａのカウント値が「２」となる。したがって次は＃３列
のメモリセル群７１．３に画像データＤｉｎが書込まれ
、＃４列のメモリセル群４４から画像データ［）ｏｕｔ
が読出される。以下同様にして第１１図に示すように、
順次メモリセル群４１〜４Ｍに画像データＤｉｎが書込
クロック信に３ｉＷ Ｃ＋、−Ｋに同期して書込まれ、
同時にメモリセル群４１〜４Ｍから画像データ１）ＯＵ
ｔが読出クロック信号ＲＣＬＫに同期して読出される。
次の水平走査期間の画像データＤｉｎの書込みが開始す
る。画像データＤｉｎは＃２列のメモリセル群４２に書
込まれる。チップ書込イネーブル信号ＣＲＥが高レベル
になると、次の水平走査期間の画像データ□ ｏｕｔの
読出しが開始する。＃３列のメモリセル群８３から画像
データＩ）ｏｕｔが読出される。画像データ［）ｉｎ、
［）ｏｕｔの書込み、読出しが終了すると、チップ書込
イネーブル信号ＣＷＥとチップ読出イネーブル信号ＣＲ
Ｅが低レベルとなり、クロック選択信号のレベルが低レ
ベルから高レベルに変化する。すると、列カウンタ５８
ａのカウント値が「２」となる。したがって次は＃３列
のメモリセル群７１．３に画像データＤｉｎが書込まれ
、＃４列のメモリセル群４４から画像データ［）ｏｕｔ
が読出される。以下同様にして第１１図に示すように、
順次メモリセル群４１〜４Ｍに画像データＤｉｎが書込
クロック信に３ｉＷ Ｃ＋、−Ｋに同期して書込まれ、
同時にメモリセル群４１〜４Ｍから画像データ１）ＯＵ
ｔが読出クロック信号ＲＣＬＫに同期して読出される。
このにうに本実施例によれば書込クロック信号と読出ク
ロック信号が異なっても、画像データの書込読出しを同
時におこなうことができる。
ロック信号が異なっても、画像データの書込読出しを同
時におこなうことができる。
上記実施例では画像データを書込むためのライトアンプ
は、データ人力バッフ７９４に組込まれていたが、書込
列セレクタ９６とメモリセル群８１〜８Ｍの間、または
データ人力バッファ９４と書込列セレクタ９６の間に独
立して設けてもよい。
は、データ人力バッフ７９４に組込まれていたが、書込
列セレクタ９６とメモリセル群８１〜８Ｍの間、または
データ人力バッファ９４と書込列セレクタ９６の間に独
立して設けてもよい。
また上記実施例では画像データを読出すセンスアンプは
、読出列セレクタ１００に組込まれていたが、メモリセ
ル群８１〜８Ｍと読出列セレクタ１００の間または読出
列セレクタ１００とデータ出力バッファ１０２の間に独
立して設りてもよい。
、読出列セレクタ１００に組込まれていたが、メモリセ
ル群８１〜８Ｍと読出列セレクタ１００の間または読出
列セレクタ１００とデータ出力バッファ１０２の間に独
立して設りてもよい。
またメモリセルアレイ８０を構成する各メモリセルはダ
イナミック型でもスタティック型でもよい。ダイナミッ
クメモリの場合、一定周期でリフレッシュが必要である
。書込周期、読出周期をリフレッシュ周期よりも短かく
なるようにすれば特別のリフレッシュ動作は不要である
。
イナミック型でもスタティック型でもよい。ダイナミッ
クメモリの場合、一定周期でリフレッシュが必要である
。書込周期、読出周期をリフレッシュ周期よりも短かく
なるようにすれば特別のリフレッシュ動作は不要である
。
さらに上記実施例では第５図に示すようにメモリセル群
を順次書込み、読出したが、他の順番でメモリセル群を
書込み、読出しするようにしてもよい。
を順次書込み、読出したが、他の順番でメモリセル群を
書込み、読出しするようにしてもよい。
第４の実施例
本発明の第４の実施例による画像メモリを第１２図に示
す。第９図に示す第３の実施例による画像メモリと相違
する点は、列アドレスカウンタ９８のＲ／Ｗセレクタ９
８ＧのかわりにＲ／Ｗ／Ｒｅｆセレクタ９８ｄを設けて
いる点である。Ｒ／Ｗ／Ｒｅ４セレクタ９８ｄは読出セ
レクト信号、書込セレクト信号とともにリフレッシュセ
レクト信号をも出力し、リフレッシュするメモリセル群
を選択する。Ｒ／Ｗ／Ｒｅｆセレクタ９８ｄからの読出
セレクタ信号は、読出列セレクタ１１０に出力され、書
込セレクト信号は書込列セレクタ９６に出力される。リ
フレッシュセレクト信号は、読出列セレクタ１１０とメ
モリセル群８１〜８Ｍの間に設けられたセンスアンプ１
１２に出力される。
す。第９図に示す第３の実施例による画像メモリと相違
する点は、列アドレスカウンタ９８のＲ／Ｗセレクタ９
８ＧのかわりにＲ／Ｗ／Ｒｅｆセレクタ９８ｄを設けて
いる点である。Ｒ／Ｗ／Ｒｅ４セレクタ９８ｄは読出セ
レクト信号、書込セレクト信号とともにリフレッシュセ
レクト信号をも出力し、リフレッシュするメモリセル群
を選択する。Ｒ／Ｗ／Ｒｅｆセレクタ９８ｄからの読出
セレクタ信号は、読出列セレクタ１１０に出力され、書
込セレクト信号は書込列セレクタ９６に出力される。リ
フレッシュセレクト信号は、読出列セレクタ１１０とメ
モリセル群８１〜８Ｍの間に設けられたセンスアンプ１
１２に出力される。
リフレッシュセレクト信号により選択されたメモリセル
群のメモリセルからセンスアンプ１１２によりセンスし
て増幅した内容を再びメモリセル群に書込むことにより
、リフレッシュがなされる。
群のメモリセルからセンスアンプ１１２によりセンスし
て増幅した内容を再びメモリセル群に書込むことにより
、リフレッシュがなされる。
次に第１３図を用いて本実施例の動作を説明する。画像
データ１）ｉｎ、Ｄｏｕｔの書込み、読出し動作は第３
の実施例同じであるが、本実施例ではさらに書込み、読
出しと同時にメモリセル群のリフレッシュ動作がなされ
る。すなわち、最初の水平走査期間１日では＃１列のメ
モリセル群８１に画像データＤｉｎが書込まれ、＃２列
のメモリセル群８２から画像データＤｏｌｔが読出され
る。同時に、奇数番目のメモリセル群８１〜８（Ｍ−１
）のうちの＃に列のメモリセル群４Ｋをリフレッシュす
る。次の水平走査期間２Ｈでは＃２列のメモリセル群８
２に画像データＤ１ｎが書込まれ、＃３列のメモリセル
群から画像データ［）ｏｕｔが読出される。
データ１）ｉｎ、Ｄｏｕｔの書込み、読出し動作は第３
の実施例同じであるが、本実施例ではさらに書込み、読
出しと同時にメモリセル群のリフレッシュ動作がなされ
る。すなわち、最初の水平走査期間１日では＃１列のメ
モリセル群８１に画像データＤｉｎが書込まれ、＃２列
のメモリセル群８２から画像データＤｏｌｔが読出され
る。同時に、奇数番目のメモリセル群８１〜８（Ｍ−１
）のうちの＃に列のメモリセル群４Ｋをリフレッシュす
る。次の水平走査期間２Ｈでは＃２列のメモリセル群８
２に画像データＤ１ｎが書込まれ、＃３列のメモリセル
群から画像データ［）ｏｕｔが読出される。
同時に偶数番目のメモリセル群８２〜８Ｍのうちの＃Ｌ
列のメモリセル群４Ｌをリフレッシュする。
列のメモリセル群４Ｌをリフレッシュする。
後同様にして第１３図に示すように、順次メモリセル群
８１〜８Ｍに画像データＤｉｎが書込まれ、同時にメモ
リセル群８１〜８Ｍから画像データ［）ｏｕｔが読出さ
れ、メモリセル群８１〜８Ｍがリフレッシュされる。
８１〜８Ｍに画像データＤｉｎが書込まれ、同時にメモ
リセル群８１〜８Ｍから画像データ［）ｏｕｔが読出さ
れ、メモリセル群８１〜８Ｍがリフレッシュされる。
このように本実施例によれば、画像データの書込み、読
出しとともにリフレッシュも同時におこなうことができ
る。特に本実施例のようにリフレッシュするメモリセル
群を選択することにより、書込周期、読出周期が最大の
リフレッシュ周期より長い場合でも、ダイナミックメモ
リの内容が浦滅することはない。
出しとともにリフレッシュも同時におこなうことができ
る。特に本実施例のようにリフレッシュするメモリセル
群を選択することにより、書込周期、読出周期が最大の
リフレッシュ周期より長い場合でも、ダイナミックメモ
リの内容が浦滅することはない。
上記実施例ではメモリセル群のに番目のメモリセル群８
によりリフレッシュを開始したが、書込みをしているメ
モリセル群、読出しをしているメモリセル群以外のメモ
リセル群であれば、いかなるメモリセル群をリフレッシ
ュしてもにい。
によりリフレッシュを開始したが、書込みをしているメ
モリセル群、読出しをしているメモリセル群以外のメモ
リセル群であれば、いかなるメモリセル群をリフレッシ
ュしてもにい。
以上の通り本発明によれば、画像データの読出し、書込
みを同時におこなうので、高速動作が可能である。また
本発明によれば従来のように直列−並列変換回路や並列
−直列変換回路が不要であるので、周辺回路を少なくす
ることができる。また本発明ではメモリセル群の１行の
メモリセル数を変えるだけでビット構成の変更が容易に
おこなえる。
みを同時におこなうので、高速動作が可能である。また
本発明によれば従来のように直列−並列変換回路や並列
−直列変換回路が不要であるので、周辺回路を少なくす
ることができる。また本発明ではメモリセル群の１行の
メモリセル数を変えるだけでビット構成の変更が容易に
おこなえる。
画像メモリであるからランダムアクセス動作が不要であ
り、アドレスデコーダ等の周辺回路が不要となる。また
画像メモリの場合少々のビット落ちは許容しうるので、
ダイナミックメモリではメモリセルの容量を小さくでき
る。したがって高速化、高密度化が可能である。またイ
ンターリーブ回路を用いれば更に高速化が可能どなる。
り、アドレスデコーダ等の周辺回路が不要となる。また
画像メモリの場合少々のビット落ちは許容しうるので、
ダイナミックメモリではメモリセルの容量を小さくでき
る。したがって高速化、高密度化が可能である。またイ
ンターリーブ回路を用いれば更に高速化が可能どなる。
本発明による画像メモリを用いる分野としては、ＶＴＲ
，デジタルテレビ、テレテキスト、０ＡＴＶ１テレビ会
議、ファクシミリ、ビデオテックス、パーソナルコンピ
ュータ、ワードプロセッザ、ＣＡＤ／ＣＡＭ等種々の分
野がある。
，デジタルテレビ、テレテキスト、０ＡＴＶ１テレビ会
議、ファクシミリ、ビデオテックス、パーソナルコンピ
ュータ、ワードプロセッザ、ＣＡＤ／ＣＡＭ等種々の分
野がある。
第１図は本発明の第１の実施例による画像メモリのブロ
ック図、第２図、第３図は同画像メモリで用いられる行
アドレススキャン回路の具体例を示すブロック図、第４
図、第５図は同画像メモリの動作を示すタイムチャート
および図表、第６図は本発明の第２の実施例による画像
メモリのブロック図、第７図、第８図は同画像メモリの
動作を示すタイムチャートおよび図表、第９図は本発明
は第３の実施例による画像メモリのブロック図、第１０
図、第１１図は同画像メモリの同画像メモリの動作を示
すタイムチャートおよび図表、 第１２図は本発明の第４の実施例による画像メモリのブ
ロック図、第１３図は同画像メモリの動作を示す図表、 第１４図、第１５図は従来の画像メモリのブロック図で
ある。 ４０・・・メモリセルアレイ、４１〜４Ｍ・・・メモリ
セル群、５０・・・ワードライン、５２・・・行アドレ
ススキャン回路、５４・・・データ人力バッファ、５６
・・・書込列セレクタ、５８・・・列アドレスカウンタ
、６０・・・クロック制御回路、７０・・・続出列セレ
クタ、７２・・・センスアンプ、８０・・・メモリセル
アレイ、８１〜８Ｍ・・・メモリセル群、９０・・・ワ
ードライン、９２・・・行アドレススキャン回路、９４
・・・データ人力バッファ、９６・・・書込列セレクタ
、９８・・・列アドレスカウンタ、１００・・・クロッ
ク制御回路、１１０・・・読出列セレクタ、１１２・・
・センスアンプ。 出願人代理人 佐 藤 −雄 第３図 Ｕ」 ０【 区 ○ 銖 区 舐
ック図、第２図、第３図は同画像メモリで用いられる行
アドレススキャン回路の具体例を示すブロック図、第４
図、第５図は同画像メモリの動作を示すタイムチャート
および図表、第６図は本発明の第２の実施例による画像
メモリのブロック図、第７図、第８図は同画像メモリの
動作を示すタイムチャートおよび図表、第９図は本発明
は第３の実施例による画像メモリのブロック図、第１０
図、第１１図は同画像メモリの同画像メモリの動作を示
すタイムチャートおよび図表、 第１２図は本発明の第４の実施例による画像メモリのブ
ロック図、第１３図は同画像メモリの動作を示す図表、 第１４図、第１５図は従来の画像メモリのブロック図で
ある。 ４０・・・メモリセルアレイ、４１〜４Ｍ・・・メモリ
セル群、５０・・・ワードライン、５２・・・行アドレ
ススキャン回路、５４・・・データ人力バッファ、５６
・・・書込列セレクタ、５８・・・列アドレスカウンタ
、６０・・・クロック制御回路、７０・・・続出列セレ
クタ、７２・・・センスアンプ、８０・・・メモリセル
アレイ、８１〜８Ｍ・・・メモリセル群、９０・・・ワ
ードライン、９２・・・行アドレススキャン回路、９４
・・・データ人力バッファ、９６・・・書込列セレクタ
、９８・・・列アドレスカウンタ、１００・・・クロッ
ク制御回路、１１０・・・読出列セレクタ、１１２・・
・センスアンプ。 出願人代理人 佐 藤 −雄 第３図 Ｕ」 ０【 区 ○ 銖 区 舐
Claims (1)
- 【特許請求の範囲】 １、画像データを書込み、読出す画像メモリにおいて、 複数のメモリセルを有し、所定ビットの画像データを記
憶する複数のメモリセル群と、 これらメモリセル群の対応するメモリセルを接続する共
通のワードラインと、 これら共通のワードラインを用いて前記メモリセル群の
メモリセルをクロック信号に同期して走査する走査手段
と、 前記クロック信号をカウントし、群アドレス信号を出力
する群アドレスカウンタと、 この群アドレスカウンタの群アドレス信号に基づいて、
画像データを書込むメモリセル群を選択する書込群セレ
クタと、 この書込群セレクタにより選択されたメモリセル群の、
前記走査手段により走査されたメモリセルに画像データ
を書込む書込手段と、 前記群アドレスカウンタの群アドレス信号に基づいて、
前記書込群セレクタにより選択されたメモリセル群とは
異なるメモリセル群を選択する読出群セレクタと、 この読出群セレクタにより選択されたメモリセル群の、
前記走査手段により走査されたメモリセルから画像デー
タを読出す読出手段と を備えたことを特徴とする画像メモリ。 ２、特許請求の範囲第１項記載の画像メモリにおいて、
前記メモリセルはダイナミックメモリセルであることを
特徴とする画像メモリ。 ３、特許請求の範囲第１項記載の画像メモリにおいて、
前記メモリセルはダイナミックメモリセルであり、前記
書込群セレクタにより選択されたメモリセル群および前
記読出群セレクタにより選択されたメモリセル群以外の
メモリセル群の少なくともひとつのメモリセル群をリフ
レッシュするリフレッシュ手段を更に備えたことを特徴
とする画像メモリ。 ４、特許請求の範囲第１項記載の画像メモリにおいて、
前記メモリセルはスタティックメモリセルであることを
特徴とする画像メモリ。 ５、特許請求の範囲第１項記載の画像メモリにおいて、
前記群アドレスカウンタは入力するクロック信号にシフ
トするシフトレジスタを有することを特徴とする画像メ
モリ。 ６、特許請求の範囲第１項記載の画像メモリにおいて、
前記群アドレスカウンタは、前記クロック信号をカウン
トするカウンタと、カウンタのカウント値をデコードす
るデコーダとを有していることを特徴とする画像メモリ
。 ７、特許請求の範囲第２項記載の画像メモリにおいて、
前記群アドレスカウンタは入力するクロック信号に同期
してシフトするシフトレジスタを有することを特徴とす
る画像メモリ。 ８、特許請求の範囲第２項記載の画像メモリにおいて、
前記群アドレスカウンタは、前記クロック信号をカウン
トするカウンタと、このカウンタのカウント値をデコー
ドするデコーダとを有していることを特徴とする画像メ
モリ。 ９、画像データを書込み、読出す画像メモリにおいて、 複数のメモリセルを有し、所定ビットの画像データを記
憶する複数のメモリセル群と、 第１群のメモリセル群の対応するメモリセルを接続する
第１群の共通ワードラインと、 これら第１群のワードラインを用いて前記第１群のメモ
リセル群のメモリセルを第１のクロック信号に同期して
走査する第１の走査手段と、第２群のメモリセル群の対
応するメモリセルを接続する第２群の共通ワードライン
と、 これら第２群ワードラインを用いて前記第２群のメモリ
セル群のメモリセルを第２のクロック信号に同期して走
査する第２の走査手段と、 前記第１のクロック信号および／または前記第２のクロ
ック信号をカウントし、群アドレス信号を出力する群ア
ドレスカウンタと、 この群アドレスカウンタの群アドレス信号に基づいて、
画像データを書込むメモリセル群を選択する書込群セレ
クタと、 この書込群セレクタにより選択されたメモリセル群のメ
モリセルに画像データを書込む書込手段と、 前記群アドレスの群アドレス信号に基づいて、前記書込
群セレクタにより選択されたメモリセル群とは異なる群
に属するメモリセル群を選択する読出群セレクタと、 この読出群セレクタにより選択されたメモリセル群のメ
モリセルから画像データを読出す読出手段と、 書込用クロック信号と読出用クロック信号を入力し、前
記読出群セレクタにより選択された群の走査手段に前記
読出用クロック信号を第１または第２のクロック信号と
して出力し、前記書込群セレクタにより選択された群の
走査手段に前記書込用クロック信号を前記第１または第
２のクロック信号として出力するクロック選択手段と を備えたことを特徴とする画像メモリ。 １０、特許請求の範囲第９項記載の画像メモリにおいて
、前記メモリセルはダイナミックメモリセルであること
を特徴とする画像メモリ。 １１、特許請求の範囲第９項記載の画像メモリにおいて
、前記メモリセルはダイナミックメモリセルであり、前
記書込群セレクタにより選択されたメモリセル群および
前記読出群セレクタにより選択されたメモリセル群以外
のメモリセル群の少なくともひとつのメモリセル群をリ
フレッシュするリフレッシュ手段を更に備えたことを特
徴とする画像メモリ。 １２、特許請求の範囲第９項記載の画像メモリにおいて
、前記メモリセルはスタティックメモリセルであること
を特徴とする画像メモリ。 １３、特許請求の範囲第９項記載の画像メモリにおいて
、前記群アドレスカウンタは入力するクロック信号に同
期してシフトするシフトレジスタを有することを特徴と
する画像メモリ。 １４、特許請求の範囲第９項記載の画像メモリにおいて
、前記群アドレスカウンタは、前記クロック信号をカウ
ントするカウンタと、このカウンタのカウント値をデコ
ードするデコーダとを有していることを特徴とする画像
メモリ。 １５、特許請求の範囲第１０項記載の画像メモリにおい
て、前記群アドレスカウンタは入力するクロック信号に
同期してシフトするシフトレジスタを有することを特徴
とする画像メモリ。 １６、特許請求の範囲第１０項記載の画像メモリにおい
て、前記群アドレスカウンタは、前記クロック信号をカ
ウントするカウンタと、このカウンタのカウント値をデ
コードするデコーダとを有していることを特徴とする画
像メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60151976A JPS6211977A (ja) | 1985-07-10 | 1985-07-10 | 画像メモリ |
| US06/883,733 US4847809A (en) | 1985-07-10 | 1986-07-09 | Image memory having standard dynamic RAM chips |
| EP86109464A EP0208325B1 (en) | 1985-07-10 | 1986-07-10 | Image memory |
| DE86109464T DE3689011T2 (de) | 1985-07-10 | 1986-07-10 | Bildspeicher. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60151976A JPS6211977A (ja) | 1985-07-10 | 1985-07-10 | 画像メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6211977A true JPS6211977A (ja) | 1987-01-20 |
| JPH0512755B2 JPH0512755B2 (ja) | 1993-02-18 |
Family
ID=15530338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60151976A Granted JPS6211977A (ja) | 1985-07-10 | 1985-07-10 | 画像メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4847809A (ja) |
| EP (1) | EP0208325B1 (ja) |
| JP (1) | JPS6211977A (ja) |
| DE (1) | DE3689011T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02276091A (ja) * | 1989-04-18 | 1990-11-09 | Matsushita Electric Ind Co Ltd | 画像信号記憶装置 |
| JP2001249642A (ja) * | 2000-03-02 | 2001-09-14 | Kyocera Corp | ビデオ信号処理回路および画像表示装置 |
Families Citing this family (34)
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