JPH0612609B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0612609B2 JPH0612609B2 JP62071617A JP7161787A JPH0612609B2 JP H0612609 B2 JPH0612609 B2 JP H0612609B2 JP 62071617 A JP62071617 A JP 62071617A JP 7161787 A JP7161787 A JP 7161787A JP H0612609 B2 JPH0612609 B2 JP H0612609B2
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- JP
- Japan
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- data
- address
- drive signal
- systems
- serial access
- Prior art date
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はシリアルアクセス機能を有する半導体メモリ
に係り、特にある番地からのシリアルアクセスの実行中
に異なる番地からのシリアルアクセスが実行できるよう
にした半導体メモリに関する。
に係り、特にある番地からのシリアルアクセスの実行中
に異なる番地からのシリアルアクセスが実行できるよう
にした半導体メモリに関する。
（従来の技術） シリアルアクセス機能を有する半導体メモリにおいて、
高速なサイクルタイムを実現するものとして、同一チッ
プ内にデータ選択・取出し回路を２系統を設け、一方の
系統でデータを出力しているときに、他方の系統では出
力すべきデータを用意する方式のものが開発されてい
る。以下、この方式をインタリーブ方式と称する。
高速なサイクルタイムを実現するものとして、同一チッ
プ内にデータ選択・取出し回路を２系統を設け、一方の
系統でデータを出力しているときに、他方の系統では出
力すべきデータを用意する方式のものが開発されてい
る。以下、この方式をインタリーブ方式と称する。
第６図はこのインタリーブ方式による半導体メモリの主
要部の構成を示すブロック図である。図において、5
11，512，…はそれぞれ一方の系統であるＡ系統のデー
タレジスタであり、521，522，…はそれぞれ他方の系統
であるＢ系統のデータレジスタである。これら各データ
レジスタ51，52それぞれには、予め図示しないメモリセ
ルアレイ部で記憶されている１ビットのデータが供給さ
れ、記憶されている。
要部の構成を示すブロック図である。図において、5
11，512，…はそれぞれ一方の系統であるＡ系統のデー
タレジスタであり、521，522，…はそれぞれ他方の系統
であるＢ系統のデータレジスタである。これら各データ
レジスタ51，52それぞれには、予め図示しないメモリセ
ルアレイ部で記憶されている１ビットのデータが供給さ
れ、記憶されている。
531，532，…はそれぞれＡ系統のカラム選択線ＣＡ０，
ＣＡ１，…の信号に基づいてＡ系統のデータレジスタ51
のデータを選択するカラム選択ゲート、541，542，…は
それぞれＢ系統のカラム選択線ＣＢ０，ＣＢ１，…の信
号に基づいてＢ系統のデータレジスタ52のデータを選択
するカラム選択ゲート、ＤＢＡ，▲▼はＡ系統の
カラム選択ゲート53で選択されたデータが与えられるＡ
系統のデータバス、ＤＢＢ，▲▼はＢ系統のカラ
ム選択ゲート54で選択されたデータが与えられるＢ系統
のデータバス、55はＡ系統のシリアルアドレス発生回
路、56はこのアドレス発生回路55に駆動信号を供給する
Ａ系統の駆動信号発生回路、57はＢ系統のシリアルアド
レス発生回路、58はこのアドレス発生回路57に駆動信号
を供給するＢ系統の駆動信号発生回路、591，592，…は
それぞれ上記シリアルアドレス発生回路55の出力アドレ
スが入力されるＡ系統のアドレスデコーダ、601，602，
…はそれぞれ上記シリアルアドレス発生回路57の出力ア
ドレスが入力されるＢ系統のアドレスデコーダ、611，6
12，…はそれぞれ上記各アドレスデコーダ59のデコード
出力が供給されるＡ系統のカラム選択ゲート駆動回路、
621，622，…はそれぞれ上記各アドレスデコーダ60のデ
コード出力が供給されるＢ系統のカラム選択ゲート駆動
回路、63はＡ系統のデータバスＤＢＡ，▲▼のデ
ータを選択するデータバス選択ゲート、64はＢ系統のデ
ータバスＤＢＢ，▲▼のデータを選択するデータ
バス選択ゲート、65はデータＯＵＴを出力する出力駆動
回路である。
ＣＡ１，…の信号に基づいてＡ系統のデータレジスタ51
のデータを選択するカラム選択ゲート、541，542，…は
それぞれＢ系統のカラム選択線ＣＢ０，ＣＢ１，…の信
号に基づいてＢ系統のデータレジスタ52のデータを選択
するカラム選択ゲート、ＤＢＡ，▲▼はＡ系統の
カラム選択ゲート53で選択されたデータが与えられるＡ
系統のデータバス、ＤＢＢ，▲▼はＢ系統のカラ
ム選択ゲート54で選択されたデータが与えられるＢ系統
のデータバス、55はＡ系統のシリアルアドレス発生回
路、56はこのアドレス発生回路55に駆動信号を供給する
Ａ系統の駆動信号発生回路、57はＢ系統のシリアルアド
レス発生回路、58はこのアドレス発生回路57に駆動信号
を供給するＢ系統の駆動信号発生回路、591，592，…は
それぞれ上記シリアルアドレス発生回路55の出力アドレ
スが入力されるＡ系統のアドレスデコーダ、601，602，
…はそれぞれ上記シリアルアドレス発生回路57の出力ア
ドレスが入力されるＢ系統のアドレスデコーダ、611，6
12，…はそれぞれ上記各アドレスデコーダ59のデコード
出力が供給されるＡ系統のカラム選択ゲート駆動回路、
621，622，…はそれぞれ上記各アドレスデコーダ60のデ
コード出力が供給されるＢ系統のカラム選択ゲート駆動
回路、63はＡ系統のデータバスＤＢＡ，▲▼のデ
ータを選択するデータバス選択ゲート、64はＢ系統のデ
ータバスＤＢＢ，▲▼のデータを選択するデータ
バス選択ゲート、65はデータＯＵＴを出力する出力駆動
回路である。
なお、図示しないが、上記Ａ系統、Ｂ系統の駆動信号発
生回路56、58では、シリアルアドレス発生回路55、57に
入力される駆動信号の他に、Ａ系統、Ｂ系統の他の回路
の動作を制御するための駆動信号、例えばカラム選択ゲ
ート53，54、データバス選択ゲート63，64を選択的に活
性化するための駆動信号などを発生する。
生回路56、58では、シリアルアドレス発生回路55、57に
入力される駆動信号の他に、Ａ系統、Ｂ系統の他の回路
の動作を制御するための駆動信号、例えばカラム選択ゲ
ート53，54、データバス選択ゲート63，64を選択的に活
性化するための駆動信号などを発生する。
このようなメモリは第７図のタイミングチャートに示す
ように動作する。ここで、データのアクセス、すなわち
データの出力はデータレジスタ511，521，512，…の順
序で行われるものとする。また、このときのシリアルア
クセスは、Ａ系統に属するデータレジスタ51のデータを
アクセスするサイクルタイムの場合である。すなわち、
前サイクルはＢ系統をアクセスするサイクルであるた
め、Ａ系統のデータバス選択ゲート63は第７図中のステ
ップＳ１に示すように非活性化、すなわちオフであり、
Ｂ系統のデータバス選択ゲート64はステップＳ16に示す
ように活性化、すなわちオン状態にある。Ｂ系統ではそ
の後のステップＳ17、Ｓ18に示すように、出力駆動回路
65にＢ系統のデータレジスタ、例えばデータレジスタ52
1のデータがデータバスＤＢＢ，▲▼を介して転
送される。
ように動作する。ここで、データのアクセス、すなわち
データの出力はデータレジスタ511，521，512，…の順
序で行われるものとする。また、このときのシリアルア
クセスは、Ａ系統に属するデータレジスタ51のデータを
アクセスするサイクルタイムの場合である。すなわち、
前サイクルはＢ系統をアクセスするサイクルであるた
め、Ａ系統のデータバス選択ゲート63は第７図中のステ
ップＳ１に示すように非活性化、すなわちオフであり、
Ｂ系統のデータバス選択ゲート64はステップＳ16に示す
ように活性化、すなわちオン状態にある。Ｂ系統ではそ
の後のステップＳ17、Ｓ18に示すように、出力駆動回路
65にＢ系統のデータレジスタ、例えばデータレジスタ52
1のデータがデータバスＤＢＢ，▲▼を介して転
送される。
このサイクルで出力駆動回路65から切り離されているＡ
系統では、駆動信号発生回路56から出力される駆動信号
に基づきシリアルアドレス発生回路55でアドレスがセッ
トされ、Ａ系統のアドレスデコーダ59が選択され、かつ
そのデコード出力によりカラム選択線ＣＡ１が活性状態
にされ、データレジスタ512のデータがステップＳ５に
示すようにデータバスＤＢＡ，▲▼に転送され
る。
系統では、駆動信号発生回路56から出力される駆動信号
に基づきシリアルアドレス発生回路55でアドレスがセッ
トされ、Ａ系統のアドレスデコーダ59が選択され、かつ
そのデコード出力によりカラム選択線ＣＡ１が活性状態
にされ、データレジスタ512のデータがステップＳ５に
示すようにデータバスＤＢＡ，▲▼に転送され
る。
本サイクルに入ると、Ｂ系統のデータバス選択ゲート64
がステップＳ11に示すように非活性化され、Ａ系統のデ
ータバス選択ゲート63がステップＳ６に示すように活性
化される。これによりＡ系統のデータバスＤＢＡ，▲
▼と出力駆動回路65とが接続され、出力駆動回路65
にデータレジスタ512のデータがステップＳ８に示すよ
うに転送され、この後、出力駆動回路65から出力され
る。このとき、出力駆動回路65から切り離されているＢ
系統では、ステップＳ11からＳ15の期間にＢ系統の駆動
信号発生回路58から出力される駆動信号に基づきシリア
ルアドレス発生回路57でアドレスがセットされ、Ｂ系統
のアドレスデコーダ60が選択され、かつそのデコード出
力によりカラム選択線ＣＢ１が活性状態にされる。これ
により、データレジスタ522のデータがデータバスＤＢ
Ｂ，▲▼に転送され、次サイクルのアクセスに対
する用意がなされる。
がステップＳ11に示すように非活性化され、Ａ系統のデ
ータバス選択ゲート63がステップＳ６に示すように活性
化される。これによりＡ系統のデータバスＤＢＡ，▲
▼と出力駆動回路65とが接続され、出力駆動回路65
にデータレジスタ512のデータがステップＳ８に示すよ
うに転送され、この後、出力駆動回路65から出力され
る。このとき、出力駆動回路65から切り離されているＢ
系統では、ステップＳ11からＳ15の期間にＢ系統の駆動
信号発生回路58から出力される駆動信号に基づきシリア
ルアドレス発生回路57でアドレスがセットされ、Ｂ系統
のアドレスデコーダ60が選択され、かつそのデコード出
力によりカラム選択線ＣＢ１が活性状態にされる。これ
により、データレジスタ522のデータがデータバスＤＢ
Ｂ，▲▼に転送され、次サイクルのアクセスに対
する用意がなされる。
このようなインタリーブ方式を採用すると、これを採用
しない場合に比べサイクルタイムが実行的に半分の時間
で済むため、サイクルタイムの高速化が実現される。
しない場合に比べサイクルタイムが実行的に半分の時間
で済むため、サイクルタイムの高速化が実現される。
ところで、このようなインタリーブ方式のメモリでは、
Ａ及びＢ系統の各回路はそれぞれ駆動信号発生回路56、
58に入力される外部シリアルアクセス制御信号の倍の周
期で動作し、お互いが半周期ずつ位相をずらせた状態で
同一の動作を行なうことになる。ここで、Ａ、Ｂ両系統
のシリアルアドレス発生回路55、57でアドレスのセット
を行なわせるためには、駆動信号発生回路56、58それぞ
れで互いに位相が異なる駆動信号を発生する必要があ
る。そして、駆動信号発生回路56、58に入力するシリア
ルアクセス制御信号をＳＣとし、この駆動信号発生回路
56、58で発生され、信号ＳＣの倍の周期で変化する２系
統の駆動信号をφＸ、φＹとすると、この信号φＸ、φ
Ｙはシリアルアクセス用アドレスの最下位ビット信号と
同様に変化することになる。そして、当然のことなが
ら、Ａ系統のシリアルアドレス発生回路55にはＡ系統の
駆動信号発生回路56で発生される駆動信号φＸが常時供
給され、Ｂ系統のシリアルアドレス発生回路57にはＢ系
統の駆動信号発生回路58で発生される駆動信号φＹが常
時供給されることになる。
Ａ及びＢ系統の各回路はそれぞれ駆動信号発生回路56、
58に入力される外部シリアルアクセス制御信号の倍の周
期で動作し、お互いが半周期ずつ位相をずらせた状態で
同一の動作を行なうことになる。ここで、Ａ、Ｂ両系統
のシリアルアドレス発生回路55、57でアドレスのセット
を行なわせるためには、駆動信号発生回路56、58それぞ
れで互いに位相が異なる駆動信号を発生する必要があ
る。そして、駆動信号発生回路56、58に入力するシリア
ルアクセス制御信号をＳＣとし、この駆動信号発生回路
56、58で発生され、信号ＳＣの倍の周期で変化する２系
統の駆動信号をφＸ、φＹとすると、この信号φＸ、φ
Ｙはシリアルアクセス用アドレスの最下位ビット信号と
同様に変化することになる。そして、当然のことなが
ら、Ａ系統のシリアルアドレス発生回路55にはＡ系統の
駆動信号発生回路56で発生される駆動信号φＸが常時供
給され、Ｂ系統のシリアルアドレス発生回路57にはＢ系
統の駆動信号発生回路58で発生される駆動信号φＹが常
時供給されることになる。
このようにＡ系統の回路にはＡ系統の駆動信号φＸを、
Ｂ系統の回路にはＢ系統の駆動信号φＹをそれぞれ固定
的に供給する方式では次のような問題が発生する。すな
わち、シリアルアクセスの開始時またはシリアルアクセ
スサイクルの途中でシリアルアクセスの開始番地を指定
する必要があるときは、このときのシリアルアクセスの
最下位ビットに従ってＡ系統もしくはＢ系統の動作を先
に開始させる必要がある。ところが、従来ではシリアル
アクセス制御信号ＳＣに基づいてＡ系統とＢ系統が交互
に動作するのみであり、特定のサイクルでＡ系統からも
しくはＢ系統から動作を開始させることはできない。こ
のため、シリアル先頭番地の指定や、シリアルアクセス
動作の途中でのジャンプなど、シリアルアクセスを応用
した種々の応用動作が実行できないという欠点がある。
Ｂ系統の回路にはＢ系統の駆動信号φＹをそれぞれ固定
的に供給する方式では次のような問題が発生する。すな
わち、シリアルアクセスの開始時またはシリアルアクセ
スサイクルの途中でシリアルアクセスの開始番地を指定
する必要があるときは、このときのシリアルアクセスの
最下位ビットに従ってＡ系統もしくはＢ系統の動作を先
に開始させる必要がある。ところが、従来ではシリアル
アクセス制御信号ＳＣに基づいてＡ系統とＢ系統が交互
に動作するのみであり、特定のサイクルでＡ系統からも
しくはＢ系統から動作を開始させることはできない。こ
のため、シリアル先頭番地の指定や、シリアルアクセス
動作の途中でのジャンプなど、シリアルアクセスを応用
した種々の応用動作が実行できないという欠点がある。
（発明が解決しようとする問題点） このように２系統のデータ選択・取出し回路を設け、こ
の２系統のデータ選択・取出し回路を交互に動作させて
データの取出しを行なうようにし、かつシリアルアクセ
ス機能を有する従来の半導体メモリでは、特定のサイク
ルで任意の系統から動作を開始させることができないの
で、シリアルアクセスを応用した種々の応用動作が実行
できないという欠点がある。
の２系統のデータ選択・取出し回路を交互に動作させて
データの取出しを行なうようにし、かつシリアルアクセ
ス機能を有する従来の半導体メモリでは、特定のサイク
ルで任意の系統から動作を開始させることができないの
で、シリアルアクセスを応用した種々の応用動作が実行
できないという欠点がある。
そこでこの発明は、特定のサイクルで任意の系統から動
作を開始させることができ、シリアルアクセスを応用し
た種々の応用動作を実行することができる半導体メモリ
を提供することを目的としている。
作を開始させることができ、シリアルアクセスを応用し
た種々の応用動作を実行することができる半導体メモリ
を提供することを目的としている。
［発明の構成］ （問題点を解決するための手段） この発明の半導体メモリは、シリアルアクセス制御信号
に基づき２系統のデータ選択・取出し回路の動作を制御
するための互いに位相が異なる２系統の駆動信号を発生
する駆動信号発生回路と、上記２系統の駆動信号を切替
えて上記２系統のデータ選択・取出し回路に供給制御す
る切替回路とから構成されている。
に基づき２系統のデータ選択・取出し回路の動作を制御
するための互いに位相が異なる２系統の駆動信号を発生
する駆動信号発生回路と、上記２系統の駆動信号を切替
えて上記２系統のデータ選択・取出し回路に供給制御す
る切替回路とから構成されている。
（作用） この発明の半導体メモリでは、前のサイクルにおける２
系統の駆動信号とアドレス指定された特定のシリアルア
クセスの最下位ビットアドレスに基づき、駆動信号発生
回路から発生される２系統の駆動信号を切替えて２系統
のデータ選択・取出し回路に供給することにより、２系
統のデータ選択・取出し回路における動作開始順序が変
更できるようにしている。
系統の駆動信号とアドレス指定された特定のシリアルア
クセスの最下位ビットアドレスに基づき、駆動信号発生
回路から発生される２系統の駆動信号を切替えて２系統
のデータ選択・取出し回路に供給することにより、２系
統のデータ選択・取出し回路における動作開始順序が変
更できるようにしている。
（実施例） 以下、図面を参照してこの発明の一実施例を説明する。
このメモリは、前記第６図に示す従来のメモリと同様
に、データレジスタ（51、52）、カラム選択線（ＣＡ、
ＣＢ）、カラム選択ゲート（53、54）、データバス（Ｄ
ＢＡ，▲▼、ＤＢＢ，▲▼）、シリアルア
ドレス発生回路（55、57）、アドレスデコーダ（59、6
0）、カラム選択ゲート駆動回路（61、62）及びデータ
バス選択ゲート（63、64）からなるデータ選択・取出し
回路が同一チップ内にＡ系統とＢ系統の２系統分設けら
れており、一方のＡ系統でデータを出力しているときに
は、他方のＢ系統で出力すべきデータを用意するインタ
リーブ方式で動作するものである。
このメモリは、前記第６図に示す従来のメモリと同様
に、データレジスタ（51、52）、カラム選択線（ＣＡ、
ＣＢ）、カラム選択ゲート（53、54）、データバス（Ｄ
ＢＡ，▲▼、ＤＢＢ，▲▼）、シリアルア
ドレス発生回路（55、57）、アドレスデコーダ（59、6
0）、カラム選択ゲート駆動回路（61、62）及びデータ
バス選択ゲート（63、64）からなるデータ選択・取出し
回路が同一チップ内にＡ系統とＢ系統の２系統分設けら
れており、一方のＡ系統でデータを出力しているときに
は、他方のＢ系統で出力すべきデータを用意するインタ
リーブ方式で動作するものである。
しかも、この実施例のメモリでは第１図のブロック図に
示すように、前記２系統の駆動信号発生回路56、58と２
系統のシリアルアドレス発生回路55、57との間に切替回
路10を挿入し、制御信号αとβとに基づき、Ａ系統の駆
動信号発生回路56で発生されるＡ系統の駆動信号をＡ、
Ｂ両系統のシリアルアドレス発生回路55に供給可能と
し、かつＢ系統の駆動信号発生回路58で発生されるＢ系
統の駆動信号もＡ、Ｂ両系統のシリアルアドレス発生回
路57に供給可能としたものである。
示すように、前記２系統の駆動信号発生回路56、58と２
系統のシリアルアドレス発生回路55、57との間に切替回
路10を挿入し、制御信号αとβとに基づき、Ａ系統の駆
動信号発生回路56で発生されるＡ系統の駆動信号をＡ、
Ｂ両系統のシリアルアドレス発生回路55に供給可能と
し、かつＢ系統の駆動信号発生回路58で発生されるＢ系
統の駆動信号もＡ、Ｂ両系統のシリアルアドレス発生回
路57に供給可能としたものである。
第２図は上記切替回路10の具体的構成を示す回路図であ
る。ＭＯＳトランジスタ11、12の一端は共通接続され、
この共通接続点には駆動信号φＸが供給される。ＭＯＳ
トランジスタ13、14の一端は共通接続され、この共通接
続点には駆動信号φＹが供給される。さらに、上記ＭＯ
Ｓトランジスタ11と14の他端が共通接続され、この共通
接続点の信号が駆動信号φＡとしてＡ系統のシリアルア
ドレス発生回路55に供給される。また、上記ＭＯＳトラ
ンジスタ12と13の他端が共通接続され、この共通接続点
の信号が駆動信号φＢとしてＢ系統のシリアルアドレス
発生回路57に供給される。そして、上記ＭＯＳトランジ
スタ11、13のゲートには制御信号αが入力され、ＭＯＳ
トランジスタ12、14のゲートには制御信号βが入力され
る。そして上記トランジスタ11ないし14は例えば全てＮ
チャネルのものであるとする。
る。ＭＯＳトランジスタ11、12の一端は共通接続され、
この共通接続点には駆動信号φＸが供給される。ＭＯＳ
トランジスタ13、14の一端は共通接続され、この共通接
続点には駆動信号φＹが供給される。さらに、上記ＭＯ
Ｓトランジスタ11と14の他端が共通接続され、この共通
接続点の信号が駆動信号φＡとしてＡ系統のシリアルア
ドレス発生回路55に供給される。また、上記ＭＯＳトラ
ンジスタ12と13の他端が共通接続され、この共通接続点
の信号が駆動信号φＢとしてＢ系統のシリアルアドレス
発生回路57に供給される。そして、上記ＭＯＳトランジ
スタ11、13のゲートには制御信号αが入力され、ＭＯＳ
トランジスタ12、14のゲートには制御信号βが入力され
る。そして上記トランジスタ11ないし14は例えば全てＮ
チャネルのものであるとする。
なお、上記制御信号α、βのレベルは第３図に示すよう
な関係の下で設定される。なお、第３図において、φ
Ｘ′とφＹ′はそれぞれ特定のシリアルアクセスサイク
ルの開始時もしくはシリアルアクセスサイクルの途中で
新たなシリアルアドレスが指定された際の、その以前の
サイクルにおける駆動信号φＸとφＹである。また、Ａ
０もしくはＢ０は新たに指定されたシリアルアドレスの
最下位ビットアドレスである。制御信号α、βのこのよ
うなレベル設定は、例えば第４図に示すような回路で実
現することができる。すなわち、一方の制御信号αは、
排他的論理和ゲート21に前サイクルの駆動信号φＸ′と
新たに指定されたシリアルアドレスの最下位ビットアド
レスＡ０とを入力することによって得られ、一方の制御
信号βは制御信号αをインバータ22で反転することによ
って得られる。
な関係の下で設定される。なお、第３図において、φ
Ｘ′とφＹ′はそれぞれ特定のシリアルアクセスサイク
ルの開始時もしくはシリアルアクセスサイクルの途中で
新たなシリアルアドレスが指定された際の、その以前の
サイクルにおける駆動信号φＸとφＹである。また、Ａ
０もしくはＢ０は新たに指定されたシリアルアドレスの
最下位ビットアドレスである。制御信号α、βのこのよ
うなレベル設定は、例えば第４図に示すような回路で実
現することができる。すなわち、一方の制御信号αは、
排他的論理和ゲート21に前サイクルの駆動信号φＸ′と
新たに指定されたシリアルアドレスの最下位ビットアド
レスＡ０とを入力することによって得られ、一方の制御
信号βは制御信号αをインバータ22で反転することによ
って得られる。
次にこの実施例メモリの動作を第５図のタイミングチャ
ートを用いて説明する。
ートを用いて説明する。
駆動信号発生回路56、58はシリアルアクセス制御信号Ｓ
Ｃに基づき、第５図に示すようにそれぞれこの信号ＳＣ
の倍の周期を持ちかつ互いに位相が異なる駆動信号φ
Ｘ、φＹを発生する。そして、切替回路10を介して入力
される駆動信号φＡ、φＢに基づき、Ａ、Ｂ両系統のシ
リアルアドレス発生回路55、57でアドレスがセットさ
れ、前記のようなインタリーブ方式によるデータの読出
しが行われる。
Ｃに基づき、第５図に示すようにそれぞれこの信号ＳＣ
の倍の周期を持ちかつ互いに位相が異なる駆動信号φ
Ｘ、φＹを発生する。そして、切替回路10を介して入力
される駆動信号φＡ、φＢに基づき、Ａ、Ｂ両系統のシ
リアルアドレス発生回路55、57でアドレスがセットさ
れ、前記のようなインタリーブ方式によるデータの読出
しが行われる。
そして、第５図中の期間Ｔ０で特定のシリアルアドレス
が指定されたとする。あるアドレスを指定するというこ
とは、次に開始されるシリアルアクセスサイクルで始め
にＡ系統からデータを出力するか、もしくはＢ系統から
データを出力するかを指定することになり、二つの状態
が考えられる。そして、第５図中の状態１はアドレス指
定されたサイクルにＡ系統から始めにデータを出力する
場合を仮定しており、逆に状態２はＢ系統から始めにデ
ータを出力する場合を仮定している。なお、期間Ｔ０以
前のサイクルでは始めにデータを出力する系統を特定す
ることができないので、図では両方の場合を同時に示し
ている。また、φＸまたはφＹの“１”がＡ系統、Ｂ系
統のシリアルアドレス発生回路55、57に供給されたとき
に、Ａ系統、Ｂ系統がデータ出力状態になると仮定す
る。
が指定されたとする。あるアドレスを指定するというこ
とは、次に開始されるシリアルアクセスサイクルで始め
にＡ系統からデータを出力するか、もしくはＢ系統から
データを出力するかを指定することになり、二つの状態
が考えられる。そして、第５図中の状態１はアドレス指
定されたサイクルにＡ系統から始めにデータを出力する
場合を仮定しており、逆に状態２はＢ系統から始めにデ
ータを出力する場合を仮定している。なお、期間Ｔ０以
前のサイクルでは始めにデータを出力する系統を特定す
ることができないので、図では両方の場合を同時に示し
ている。また、φＸまたはφＹの“１”がＡ系統、Ｂ系
統のシリアルアドレス発生回路55、57に供給されたとき
に、Ａ系統、Ｂ系統がデータ出力状態になると仮定す
る。
いま、状態１のとき、期間Ｔ０でＡ系統からデータを出
力するようなアドレス指定がなされたとする。このとき
の指定シリアルアドレスの最下位ビットアドレスＡ０は
“１”となる。また、この期間Ｔ０の前サイクルにおけ
る駆動信号φＸ′、φＹ′は第５図に示すようにそれぞ
れ“０”、“１”である。このため、制御信号α、βは
前記第３図の関係によりそれぞれ“１”、“０”とな
る。このとき、第２図の切替回路ではトランジスタ11と
13がオン状態になるので、駆動信号発生回路56で発生さ
れる駆動信号φＸがφＡとしてシリアルアドレス発生回
路55に入力され、駆動信号発生回路58で発生される駆動
信号φＹがφＢとしてシリアルアドレス発生回路57に入
力される。従って、上記期間Ｔ０から始まるシリアルア
クセス期間Ｔ１では、Ａ系統から始めにデータ出力がな
される。
力するようなアドレス指定がなされたとする。このとき
の指定シリアルアドレスの最下位ビットアドレスＡ０は
“１”となる。また、この期間Ｔ０の前サイクルにおけ
る駆動信号φＸ′、φＹ′は第５図に示すようにそれぞ
れ“０”、“１”である。このため、制御信号α、βは
前記第３図の関係によりそれぞれ“１”、“０”とな
る。このとき、第２図の切替回路ではトランジスタ11と
13がオン状態になるので、駆動信号発生回路56で発生さ
れる駆動信号φＸがφＡとしてシリアルアドレス発生回
路55に入力され、駆動信号発生回路58で発生される駆動
信号φＹがφＢとしてシリアルアドレス発生回路57に入
力される。従って、上記期間Ｔ０から始まるシリアルア
クセス期間Ｔ１では、Ａ系統から始めにデータ出力がな
される。
他方の状態２のとき、期間Ｔ０でＢ系統からデータを出
力するようなアドレス指定がなされたとする。このとき
の指定シリアルアドレスの最下位ビットアドレスＡ０は
“０”となる。この場合に、制御信号α、βは前記第３
図の関係によりそれぞれ“０”、“１”となり、第２図
の切替回路ではトランジスタ12と14がオン状態になるの
で、駆動信号発生回路56で発生される駆動信号φＸがφ
Ｂとしてシリアルアドレス発生回路57に入力され、駆動
信号発生回路58で発生される駆動信号φＹがφＡとして
シリアルアドレス発生回路55に入力される。従って、状
態２のときには期間Ｔ０から始まるシリアルアクセス期
間Ｔ１では、Ｂ系統から始めにデータ出力がなされる。
力するようなアドレス指定がなされたとする。このとき
の指定シリアルアドレスの最下位ビットアドレスＡ０は
“０”となる。この場合に、制御信号α、βは前記第３
図の関係によりそれぞれ“０”、“１”となり、第２図
の切替回路ではトランジスタ12と14がオン状態になるの
で、駆動信号発生回路56で発生される駆動信号φＸがφ
Ｂとしてシリアルアドレス発生回路57に入力され、駆動
信号発生回路58で発生される駆動信号φＹがφＡとして
シリアルアドレス発生回路55に入力される。従って、状
態２のときには期間Ｔ０から始まるシリアルアクセス期
間Ｔ１では、Ｂ系統から始めにデータ出力がなされる。
このように上記実施例では、指定された特定のサイクル
でＡ系統もしくはＢ系統から動作を開始させることがで
きる。このため、シリアル先頭番地の指定や、シリアル
アクセス動作の途中でのジャンプなど、シリアルアクセ
スを応用した種々の応用動作が実行が可能である。しか
も、従来と同様にインタリーブ方式を採用しているの
で、サイクルタイムの高速化が実現される。
でＡ系統もしくはＢ系統から動作を開始させることがで
きる。このため、シリアル先頭番地の指定や、シリアル
アクセス動作の途中でのジャンプなど、シリアルアクセ
スを応用した種々の応用動作が実行が可能である。しか
も、従来と同様にインタリーブ方式を採用しているの
で、サイクルタイムの高速化が実現される。
なお、上記実施例では駆動信号発生回路56、58で発生さ
れる駆動信号を切替回路10で切替えてシリアルアドレス
発生回路55、57に供給する場合についてのみ説明した
が、Ａ系統、Ｂ系統の駆動信号発生回路56、58では、シ
リアルアドレス発生回路55、57に入力される駆動信号の
他に、Ａ系統、Ｂ系統の他の回路の動作を制御するため
の駆動信号、例えばカラム選択ゲート53，54、データバ
ス選択ゲート63，64を選択的に活性化するための駆動信
号などを発生しており、これらの駆動信号も切替回路10
と同様の機能を有する切替回路を介してカラム選択ゲー
ト53，54、データバス選択ゲート63，64などに入力され
ている。
れる駆動信号を切替回路10で切替えてシリアルアドレス
発生回路55、57に供給する場合についてのみ説明した
が、Ａ系統、Ｂ系統の駆動信号発生回路56、58では、シ
リアルアドレス発生回路55、57に入力される駆動信号の
他に、Ａ系統、Ｂ系統の他の回路の動作を制御するため
の駆動信号、例えばカラム選択ゲート53，54、データバ
ス選択ゲート63，64を選択的に活性化するための駆動信
号などを発生しており、これらの駆動信号も切替回路10
と同様の機能を有する切替回路を介してカラム選択ゲー
ト53，54、データバス選択ゲート63，64などに入力され
ている。
［発明の効果］ 以上説明したようにこの発明によれば、特定のサイクル
で任意の系統から動作を開始させることができ、シリア
ルアクセスを応用した種々の応用動作を実行することが
できる半導体メモリを提供することができる。
で任意の系統から動作を開始させることができ、シリア
ルアクセスを応用した種々の応用動作を実行することが
できる半導体メモリを提供することができる。
第１図はこの発明の一実施例によるメモリの要部の構成
を示すブロック図、第２図は上記実施例のメモリの一部
回路の具体的構成を示す回路図、第３図は上記第２図回
路の入出力信号の関係をまとめて示す図、第４図は上記
第２図回路で使用される制御信号を発生する回路の一例
を示す回路図、第５図は上記実施例メモリの動作を示す
タイミングチャート、第６図はインタリーブ方式による
従来の半導体メモリの主要部の構成を示すブロック図、
第７図は上記従来メモリのタイミングチャートである。 10……切替回路、55，57……シリアルアドレス発生回
路、56，58……駆動信号発生回路。
を示すブロック図、第２図は上記実施例のメモリの一部
回路の具体的構成を示す回路図、第３図は上記第２図回
路の入出力信号の関係をまとめて示す図、第４図は上記
第２図回路で使用される制御信号を発生する回路の一例
を示す回路図、第５図は上記実施例メモリの動作を示す
タイミングチャート、第６図はインタリーブ方式による
従来の半導体メモリの主要部の構成を示すブロック図、
第７図は上記従来メモリのタイミングチャートである。 10……切替回路、55，57……シリアルアドレス発生回
路、56，58……駆動信号発生回路。
Claims (4)
- 【請求項１】２系統のデータ選択・取出し回路が設けら
れ、この２系統のデータ選択・取出し回路を交互に動作
させてデータの取出しを行なうようにしたシリアルアク
セス機能を有する半導体メモリにおいて、 シリアルアクセス制御信号に基づき上記２系統のデータ
選択・取出し回路の動作を制御するための互いに位相が
異なる第１、第２の駆動信号を発生する駆動信号発生回
路と、 特定のシリアルアクセスサイクルでデータの取出しアド
レスを指定する際に、このアドレスの状態と、この特定
のシリアルアクセスサイクル以前に上記駆動信号発生回
路で発生された駆動信号の状態とに基づき上記第１、第
２の駆動信号の供給先を選択して、上記２系統のデータ
選択・取出し回路に供給制御する切替回路 とを具備したことを特徴とする半導体メモリ。 - 【請求項２】前記切替回路は、特定のシリアルアクセス
サイクルでデータの取出しアドレスを指定する際に前記
アドレスの最下位ビットの状態に基づいて前記第１、第
２の駆動信号の供給先を選択するように構成されている
ことを特徴とする特許請求の範囲第１項に記載の半導体
メモリ。 - 【請求項３】２系統のデータ選択・取出し回路が設けら
れ、この２系統のデータ選択・取出し回路を交互に動作
させてデータの取出しを行なうようにしたシリアルアク
セス機能を有する半導体メモリにおいて、 上記２系統のデータ選択・取出し回路内にそれぞれ設け
られたシリアルアドレス発生回路と、 シリアルアクセス制御信号に基づき上記アドレス発生回
路に供給すべき互いに位相が異なる第１、第２の駆動信
号を発生する駆動信号発生回路と、 特定のシリアルアクセスサイクルでデータの取出しアド
レスを指定する際に、このアドレスの状態と、この特定
のシリアルアクセスサイクル以前に上記駆動信号発生回
路で発生された駆動信号の状態とに基づき上記第１、第
２の駆動信号の供給先を選択して、上記２系統のデータ
選択・取出し回路に供給制御する切替回路 とを具備したことを特徴とする半導体メモリ。 - 【請求項４】前記切替回路は、特定のシリアルアクセス
サイクルでデータの取出しアドレスを指定する際に前記
アドレスの最下位ビットの状態に基づいて前記第１、第
２の駆動信号の供給先を選択するように構成されている
ことを特徴とする特許請求の範囲第３項に記載の半導体
メモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62071617A JPH0612609B2 (ja) | 1987-03-27 | 1987-03-27 | 半導体メモリ |
| US07/171,858 US4862420A (en) | 1987-03-27 | 1988-03-22 | Internal interleaving type semiconductor memory device |
| EP88104656A EP0284985B1 (en) | 1987-03-27 | 1988-03-23 | Semiconductor memory device |
| DE88104656T DE3883822T2 (de) | 1987-03-27 | 1988-03-23 | Halbleiterspeichervorrichtung. |
| KR1019880003322A KR910009406B1 (ko) | 1987-03-27 | 1988-03-26 | 직렬액세스방식 반도체메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62071617A JPH0612609B2 (ja) | 1987-03-27 | 1987-03-27 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63239667A JPS63239667A (ja) | 1988-10-05 |
| JPH0612609B2 true JPH0612609B2 (ja) | 1994-02-16 |
Family
ID=13465787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62071617A Expired - Lifetime JPH0612609B2 (ja) | 1987-03-27 | 1987-03-27 | 半導体メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4862420A (ja) |
| EP (1) | EP0284985B1 (ja) |
| JP (1) | JPH0612609B2 (ja) |
| KR (1) | KR910009406B1 (ja) |
| DE (1) | DE3883822T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2740063B2 (ja) * | 1990-10-15 | 1998-04-15 | 株式会社東芝 | 半導体記憶装置 |
| US6249481B1 (en) | 1991-10-15 | 2001-06-19 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| EP0513451B1 (en) * | 1991-05-16 | 1997-07-23 | International Business Machines Corporation | Memory device |
| JP3776461B2 (ja) * | 1991-08-30 | 2006-05-17 | 株式会社東芝 | 半導体集積回路装置およびチップ選別方法 |
| EP0561370B1 (en) * | 1992-03-19 | 1999-06-02 | Kabushiki Kaisha Toshiba | A clock-synchronous semiconductor memory device and access method thereof |
| US6310821B1 (en) | 1998-07-10 | 2001-10-30 | Kabushiki Kaisha Toshiba | Clock-synchronous semiconductor memory device and access method thereof |
| JP3090833B2 (ja) * | 1993-12-28 | 2000-09-25 | 株式会社東芝 | 半導体記憶装置 |
| KR0145852B1 (ko) * | 1995-04-14 | 1998-11-02 | 김광호 | 반도체메모리소자의 어드레스버퍼 |
| KR102366768B1 (ko) | 2015-07-07 | 2022-02-22 | 엘지디스플레이 주식회사 | 액정 표시 장치 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3402398A (en) * | 1964-08-31 | 1968-09-17 | Bunker Ramo | Plural content addressed memories with a common sensing circuit |
| US3691534A (en) * | 1970-11-04 | 1972-09-12 | Gen Instrument Corp | Read only memory system having increased data rate with alternate data readout |
| US4072932A (en) * | 1976-08-23 | 1978-02-07 | Texas Instruments Incorporated | Clock generator for semiconductor memory |
| JPS5998387A (ja) * | 1982-11-26 | 1984-06-06 | Nec Corp | メモリ回路 |
| JPS5998365A (ja) * | 1982-11-27 | 1984-06-06 | Shigeto Suzuki | 複数同時アクセス型記憶装置 |
| DE3319980A1 (de) * | 1983-06-01 | 1984-12-06 | Siemens AG, 1000 Berlin und 8000 München | Integrierbares busorientiertes uebertragungssystem |
| JPH0787037B2 (ja) * | 1984-03-02 | 1995-09-20 | 沖電気工業株式会社 | 半導体メモリ回路のデータ書込方法 |
| US4685088A (en) * | 1985-04-15 | 1987-08-04 | International Business Machines Corporation | High performance memory system utilizing pipelining techniques |
| JPS6211977A (ja) * | 1985-07-10 | 1987-01-20 | Toshiba Corp | 画像メモリ |
-
1987
- 1987-03-27 JP JP62071617A patent/JPH0612609B2/ja not_active Expired - Lifetime
-
1988
- 1988-03-22 US US07/171,858 patent/US4862420A/en not_active Expired - Lifetime
- 1988-03-23 DE DE88104656T patent/DE3883822T2/de not_active Expired - Fee Related
- 1988-03-23 EP EP88104656A patent/EP0284985B1/en not_active Expired - Lifetime
- 1988-03-26 KR KR1019880003322A patent/KR910009406B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0284985A3 (en) | 1990-12-27 |
| US4862420A (en) | 1989-08-29 |
| JPS63239667A (ja) | 1988-10-05 |
| DE3883822D1 (de) | 1993-10-14 |
| DE3883822T2 (de) | 1994-02-24 |
| KR880011795A (ko) | 1988-10-31 |
| KR910009406B1 (ko) | 1991-11-15 |
| EP0284985A2 (en) | 1988-10-05 |
| EP0284985B1 (en) | 1993-09-08 |
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|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
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