JPS62120123A - Ｒｏｍ出力のラツチ方法 - Google Patents
Ｒｏｍ出力のラツチ方法Info
- Publication number
- JPS62120123A JPS62120123A JP60260024A JP26002485A JPS62120123A JP S62120123 A JPS62120123 A JP S62120123A JP 60260024 A JP60260024 A JP 60260024A JP 26002485 A JP26002485 A JP 26002485A JP S62120123 A JPS62120123 A JP S62120123A
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- JP
- Japan
- Prior art keywords
- counter
- output
- phase
- clock
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＰＬＬ回路を用いた同期信号発生装置等に使用
するためのａ ｏ ！’Ｊ出力のロック方法に関するも
のである。
するためのａ ｏ ！’Ｊ出力のロック方法に関するも
のである。
従来の技術
オフ図は従来のＰＬＬ回路中のＲＯＭ出力のラッチ方法
を示している。第３図において７は原振クロック発生器
であり８はカウンタである。９はＲＯＭで１０はそのラ
ッチ回路である。１１は位相セット信号発生器である。
を示している。第３図において７は原振クロック発生器
であり８はカウンタである。９はＲＯＭで１０はそのラ
ッチ回路である。１１は位相セット信号発生器である。
次ζこ上記従来例の動作について説明する。オフ図にお
いて、クロック発生器が原振クロックを発生すると、カ
ウンタ８がカウントし、カウント数をＲ，ＯＭ ９にア
ドレスとして入力する。几ＯＭ９が各コントロール信号
を出力すると、原振クロックによりラッチ１０が動作し
、■タロツク期間データを安定に保持する。またＲＯＭ
９がカウンタ８の位相を示す位相バ°ラメータ信号ｊを
出力すると位相セット信号発生器１１がジッターを持つ
入力同期信号１（との位相比較を行ない適宜位相セット
信号を発生する。このように、上記従来のＩＩＭ出力の
ラッチ方法でもカウンタ８およびラッチＩＯが原振クロ
ックの周波数で動作すると、ジッターを持つ入力同期信
号にとカウンタ８との位相差を最少限に抑え、かつ如何
なる夕ｔｉングでカウンり８にセットが掛かってもＲＯ
Ｍデータを正しくラッチし、出力することができる。
いて、クロック発生器が原振クロックを発生すると、カ
ウンタ８がカウントし、カウント数をＲ，ＯＭ ９にア
ドレスとして入力する。几ＯＭ９が各コントロール信号
を出力すると、原振クロックによりラッチ１０が動作し
、■タロツク期間データを安定に保持する。またＲＯＭ
９がカウンタ８の位相を示す位相バ°ラメータ信号ｊを
出力すると位相セット信号発生器１１がジッターを持つ
入力同期信号１（との位相比較を行ない適宜位相セット
信号を発生する。このように、上記従来のＩＩＭ出力の
ラッチ方法でもカウンタ８およびラッチＩＯが原振クロ
ックの周波数で動作すると、ジッターを持つ入力同期信
号にとカウンタ８との位相差を最少限に抑え、かつ如何
なる夕ｔｉングでカウンり８にセットが掛かってもＲＯ
Ｍデータを正しくラッチし、出力することができる。
発明が解決しようとする問題点
しかしながら、上記従来のＲＯＭ出力のラッチ方法では
ｒｔＯＭ９のアドレス容量が入力同期信号１周期分の原
振クロック数だけ必要であるため、回路のコストアップ
や大規模化という問題があった。また回路のコスト・ダ
ウンや小規模化のためにカウンタ８の動作周波数を低下
させれば、同期信号と位相セントタイミンクとの位相誤
差が大きくなる。さらにカウンタ８を原振クロックで動
作させＲ，０Ｍ９のみ原振クロックの整数分の−の周波
数で動作させた場合には位相セット時にその位相によっ
ては正しくデータをラッチ・出力できないという問題が
あった。
ｒｔＯＭ９のアドレス容量が入力同期信号１周期分の原
振クロック数だけ必要であるため、回路のコストアップ
や大規模化という問題があった。また回路のコスト・ダ
ウンや小規模化のためにカウンタ８の動作周波数を低下
させれば、同期信号と位相セントタイミンクとの位相誤
差が大きくなる。さらにカウンタ８を原振クロックで動
作させＲ，０Ｍ９のみ原振クロックの整数分の−の周波
数で動作させた場合には位相セット時にその位相によっ
ては正しくデータをラッチ・出力できないという問題が
あった。
本発明はこのような従来の問題を解決するものであり、
簡易な回路の付加によりＲＯＭ回路のローコスト化・小
規模化を図れる優れたＲＯＭ出力のラッチ方法を提供す
ることを目的とする。
簡易な回路の付加によりＲＯＭ回路のローコスト化・小
規模化を図れる優れたＲＯＭ出力のラッチ方法を提供す
ることを目的とする。
問題点を解決するための手段
本発明は」二記目的を達成するために、Ｒ・０Ｍ出力を
原振クロックによりラッチする代りにランチ・クロック
発生器を設け、原振クロックを分周すると同時に、位相
セ・ノド信号の位相エラーを検出して位相セット期間の
ラッチ・クロックの発生を禁！トするように構成したも
のである。
原振クロックによりラッチする代りにランチ・クロック
発生器を設け、原振クロックを分周すると同時に、位相
セ・ノド信号の位相エラーを検出して位相セット期間の
ラッチ・クロックの発生を禁！トするように構成したも
のである。
作 用
従って本発明によれば、カウンタを原振り［コック周波
数より低い周波数で動作させても誤動作しない効果を有
する。
数より低い周波数で動作させても誤動作しない効果を有
する。
実施例
判・１図は本発明の一実施例の構成を示すものである。
１・１図において、１はＶＣＯであり、カウンタ２と同
期信号入力の位相差に見合った屯田が印加されている。
期信号入力の位相差に見合った屯田が印加されている。
２はカウンタで原振クロックａをカウントし、ＭＳＢか
ら２２ｂＥ十までをＲ，ＯＭ ３のアドレスに入力する
。従ってＲＯＭ３は原振クロックａの４分の１の周波数
で動作する。４はＩＬＯＭ出力のラッチで、フリップフ
ロップ５ａ、インバークロｂ、ゲート６Ｃより成るラッ
チ・クロック発生器６によりクロック１１を与えられる
。ラッチ・クロックｈの基本信号はカウンタ２の２ｂｉ
＋のインバータ出力ｅである。位相セット信号発生器５
は同期信号入力の位相エラー量に応じ位相セット信号Ｃ
を出力する。カウンタ・セルフ・セット信号ｌ〕はカウ
ンタ２が同期信号１周期分の原振クロック数をカウント
した時点で出力される。
ら２２ｂＥ十までをＲ，ＯＭ ３のアドレスに入力する
。従ってＲＯＭ３は原振クロックａの４分の１の周波数
で動作する。４はＩＬＯＭ出力のラッチで、フリップフ
ロップ５ａ、インバークロｂ、ゲート６Ｃより成るラッ
チ・クロック発生器６によりクロック１１を与えられる
。ラッチ・クロックｈの基本信号はカウンタ２の２ｂｉ
＋のインバータ出力ｅである。位相セット信号発生器５
は同期信号入力の位相エラー量に応じ位相セット信号Ｃ
を出力する。カウンタ・セルフ・セット信号ｌ〕はカウ
ンタ２が同期信号１周期分の原振クロック数をカウント
した時点で出力される。
１２はオアゲートである。
次に上記実施例の動作について説明する。上記実施例に
おいて、位相セ・ノド信号発生器５が力・クンク２と同
期信号の位相差が小さいこと検出し、位相セット信号Ｃ
の出力を禁止すると、カウンタ２はセルフ・セット信号
すのみで動作するため、ＶＣＯ１の発振周波数のみがカ
ウンタ２の位相調整を行なう。モして第２図に示す様に
、カウンタにセルフ・セット信号すが入力された場合に
ラッチ・クロック発生器６において基本ラッチ・クロッ
ク信号ｇが立上がると、位相エラー検出用フリップフロ
ップ出力ｒが山ｇｈとなっているため、ラッチ・クロッ
ク１１が立上がりＲＯＭ３の出力１を安定か−）確実に
ラッチする。一方、セット信号発生器５が入力同期信号
に大きな位相エラーを検出すると、位相セット信号Ｃを
出力し、エラー量に応じ第２図から第６図に示される様
な４つの位相でカウンタ２がセットされるため、ラッチ
クロック発生器６は、いずれのタイミンクに対してもセ
ット直後の１．１，０Ｍ出力のラッチを禁止する様なラ
ンチ・クロックを発生する。第４図および第５図は、第
１図の様な回路を構成すると、セット直後の原振クロッ
クａの立上がりをなくせること金示し、第６図はミス・
ラッチを行なうクロックが出力されるのを位相エラー検
出用フリップフロップ６ａが禁止していることを示す。
おいて、位相セ・ノド信号発生器５が力・クンク２と同
期信号の位相差が小さいこと検出し、位相セット信号Ｃ
の出力を禁止すると、カウンタ２はセルフ・セット信号
すのみで動作するため、ＶＣＯ１の発振周波数のみがカ
ウンタ２の位相調整を行なう。モして第２図に示す様に
、カウンタにセルフ・セット信号すが入力された場合に
ラッチ・クロック発生器６において基本ラッチ・クロッ
ク信号ｇが立上がると、位相エラー検出用フリップフロ
ップ出力ｒが山ｇｈとなっているため、ラッチ・クロッ
ク１１が立上がりＲＯＭ３の出力１を安定か−）確実に
ラッチする。一方、セット信号発生器５が入力同期信号
に大きな位相エラーを検出すると、位相セット信号Ｃを
出力し、エラー量に応じ第２図から第６図に示される様
な４つの位相でカウンタ２がセットされるため、ラッチ
クロック発生器６は、いずれのタイミンクに対してもセ
ット直後の１．１，０Ｍ出力のラッチを禁止する様なラ
ンチ・クロックを発生する。第４図および第５図は、第
１図の様な回路を構成すると、セット直後の原振クロッ
クａの立上がりをなくせること金示し、第６図はミス・
ラッチを行なうクロックが出力されるのを位相エラー検
出用フリップフロップ６ａが禁止していることを示す。
このように上記実施例によればＬｔＯＭ３が原振クロッ
ク；１の４分の１の周波数で動作しているにもかかわら
ず位相は原振で制御でき、かつ、１％ｏＭ３に必要な７
′クセスタイムが低速化され、またＩ（，０Ｍ３のアド
レス容量も大幅に低減できるため、回路をローコスト化
することができ、また小規模化することができるという
効果ｔＯＷする。
ク；１の４分の１の周波数で動作しているにもかかわら
ず位相は原振で制御でき、かつ、１％ｏＭ３に必要な７
′クセスタイムが低速化され、またＩ（，０Ｍ３のアド
レス容量も大幅に低減できるため、回路をローコスト化
することができ、また小規模化することができるという
効果ｔＯＷする。
発明の詳細
な説明したように本発明によれば、原振クロックにより
ＲＯＭ出力のラッチをする代りに、ラッチクロ・ツク発
生器を原振クロックを入力したカウンタにより分周を行
なうと共に、位相セット信号発生器によりセット信号の
位相エラーを検出し、位相セット期間のラッチ・クロッ
クの発生を禁止するように構成したので、ＲＯＭを低い
周波数で動作させても誤動作せず従ってＲＯＭ回路を低
コスト化出来る利点を有する。
ＲＯＭ出力のラッチをする代りに、ラッチクロ・ツク発
生器を原振クロックを入力したカウンタにより分周を行
なうと共に、位相セット信号発生器によりセット信号の
位相エラーを検出し、位相セット期間のラッチ・クロッ
クの発生を禁止するように構成したので、ＲＯＭを低い
周波数で動作させても誤動作せず従ってＲＯＭ回路を低
コスト化出来る利点を有する。
第１図は本発明の一実施例におけるＲＯＭ出力のラッチ
方法に使用する構成を示すブロック図、第２図〜才６図
は同方法の動作を説明するための波形図、オフ図は従来
のＩ（，０Ｍ出力のロック方法を説明するためのブロッ
ク図である。 １・・・ｖＣＯ１２・・・カウンタ、３・・・ｌ（、Ｏ
Ｍ、 ４・・・ラッチ、５・・・位相セット信号発生
器、６・・・ラッチクロック発生器。 代理人の氏名 弁理士 中 尾 敏 男 はか１名第１
図 ６α 第２図 曹 第 ３ ｊ＝：’７ ・ ｊ ： 第５図 ： ｈ ＋ −「コー第７図
方法に使用する構成を示すブロック図、第２図〜才６図
は同方法の動作を説明するための波形図、オフ図は従来
のＩ（，０Ｍ出力のロック方法を説明するためのブロッ
ク図である。 １・・・ｖＣＯ１２・・・カウンタ、３・・・ｌ（、Ｏ
Ｍ、 ４・・・ラッチ、５・・・位相セット信号発生
器、６・・・ラッチクロック発生器。 代理人の氏名 弁理士 中 尾 敏 男 はか１名第１
図 ６α 第２図 曹 第 ３ ｊ＝：’７ ・ ｊ ： 第５図 ： ｈ ＋ −「コー第７図
Claims (1)
- クロック信号をカウンタに入力し、前記カウンタで分周
された出力をアドレス出力としてＲＯＭに入力し、前記
ＲＯＭの出力をラッチしてコントロール信号として出力
するに際し、位相セット信号発生器により、前記カウン
タのセットタイミングの位相ずれを検知してカウンタを
セットすると共に、ラッチクロック発生器により前記Ｒ
ＯＭアクセス中にアドレスが変更された場合のミスラッ
チを禁止するように構成したＲＯＭ出力のラッチ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260024A JPS62120123A (ja) | 1985-11-20 | 1985-11-20 | Ｒｏｍ出力のラツチ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260024A JPS62120123A (ja) | 1985-11-20 | 1985-11-20 | Ｒｏｍ出力のラツチ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62120123A true JPS62120123A (ja) | 1987-06-01 |
Family
ID=17342242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60260024A Pending JPS62120123A (ja) | 1985-11-20 | 1985-11-20 | Ｒｏｍ出力のラツチ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62120123A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5652936A (en) * | 1979-09-24 | 1981-05-12 | Yokogawa Hewlett Packard Ltd | Digital type phase lock loop circuit |
-
1985
- 1985-11-20 JP JP60260024A patent/JPS62120123A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5652936A (en) * | 1979-09-24 | 1981-05-12 | Yokogawa Hewlett Packard Ltd | Digital type phase lock loop circuit |
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