JPS6212150A - シ−ルド型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置に係り、特にα線によるソフトエラ
ー率の小さいシールド型半導体装置に関する。

〔発明の背景〕

半導体装置、たとえば高速バイポーラメモリではその高
集積化、高速化に伴って素子の面積の縮小や接合容量を
減少してきた。ところが、各素子号雑音に対して誤動作
を生じるソフトエラーが大きな問題となってきた。これ
に対して、小面積かつ大容量のキャパシタをメモリセル
に形成してソフトエラー率を下げる試みが、たとえば、
特開昭５３−７５８２９．５３−４３４８５．５９−１
７１１５７にみられる。

しかし、半導体装置の高集積化による、キャパシタの面
積の縮小にともなってソフトエラーを防止するために必
要な容量値を確保することも兼しくなりつつある。

ここでは、バイポーラメモリＬＳＩにα線が入射した時
の情報破壊（ソフトエラー）発生の機構について述べる
。

第１図（ａ）に従来の高速バイポーラメモリセルである
５ＢＤＣ（ショットキバリアダイオード）負荷切換型メ
モリセルの回路図を、同図（ｂ）にその断面図を示す。

なお、α線によるソフトエラー率を小さくするためにキ
ャパシタが負荷抵抗に並列に形成されている。

ところで、第１図（ｂ）はＳＢＤ切換型メモリセルにα
線が入射した時にソフトエラーが生ずる原因を簡単に説
明したものである。まず、メモリＬＳＩにα線２０が入
射したとする。入射α線２０はその飛跡に沿って電子正
孔対を発生させる。

ところでメモリセルの構成部品（たとえばトランジスタ
、抵抗等）はシリコン表面がら高々１〜２μｍ程度の領
域に形成されるのに対し、ＩＣパッケージ等から放出さ
れる最大エネルギー（約９Ｍ　ｅ　Ｖ　）のα線はＳｉ
内を約７０μｍ貫通する。

しかも電荷対の発生の割合は、入射直後の高エネルギ一
時により、５ｉＪ７ｉ（子との衝突によりエネルギーを
失った停止直前の方が多い。したがって。

α線によって発生する電荷のうち大部分は基板１内で発
生する。これら基板１内で発生した電荷対はそれぞれ拡
散で広がってゆくが、電子は、トランジスタのコレクタ
ノードとなっているｎ”ＢＬ（ｎ＋埋込層）２とＰ基板
１との間の空乏層に達すると層乏層内に存在する電界に
よりＮ”ＢＬ２へと引奇せられるのに対して、正孔は反
発される。

その結果、電子のみがｎ”＋ＢＬ２に集まることになる
。このように、基板からの電子（α線による雑音電流）
はメモリセル・トランジスタのコレクタに集まる。この
コレクタが第１図（ａ）に示す如くオフ側トランジスタ
のコレクタ側である場合、そのコレクタ電位つまりオン
側トランジスタのベース電位が低下し、オントランジス
タはオフへと向う。これが情報破壊の主要な機構である
。

〔発明の目的〕

本発明の目的はメモリセルが高集積化、高速化されてメ
モリセルの静電容量が小さくなっても。

線によるソフトエラー率の小さいシールド型半導体装置
を供提することにある。

〔発明の概要〕

本発明においては、α線の入射によって電荷対の発生す
る半導体基板領域中にｐ−ｎ接合を形成し、このｐ　−
ｎ接合の接触電位差を利用、または逆バイアス電圧を印
加してシールド層を形成することによって、電荷対を吸
収することによって、半導体素子領域中への電荷の拡散
を減らし、α線によるソフトエラー率を減少させること
を特徴としている。

〔発明の実施例〕

以下、本発明の詳細を実施例を用いて説明する。

第２図に本発明によるシールド型半導体装置の断面図を
示す。トランジスタのコレクタであるｎ十埋込層１１の
下は、通常の半導体装置と同様にｐ型半導体層１２が形
成されている。さて本発明では、ｎ型領域１２のさらに
下側にｎ型半導体層１３が形成されて、α線によって発
生した電荷力ｎ　”埋込層１１に流入しないようになっ
ている。

すなわち、ｐ型拡散層１２が数１０μｍ以下であればα
線による電荷はｐ型拡散層領域１２内では発生せず、し
たがって、ｎ９埋込層１１への電荷の流入はわずかであ
る。また、ｎ型領域１２とｎ型領域１３の界面にはｐ　
−ｎ接合の形成に伴なう接触電位差が生じ、α粒子によ
って発生した電荷のうち電子は３のｎ型領域１３に引き
寄せられ、正孔は負にバイアスされたｎ型領域１２に引
き寄せられるので、ｎ″″埋込Ｍ１１への電荷の流入は
極めて少なくできる。また、ｎ型領域１３は領域１１．
１２に較べてはるかに厚いので、α線によって発生する
電荷はほとんど１３の領域にあるので、この領域１３内
で発生した少数キャリアであるので、この領域１３内で
発生した少数キャリアである正孔は多数キャリアの電子
と再結合する確率も高い。さらに、第２図に示すように
、１２の領域と１３の領域の間に逆バイアス電荷を印加
するか、または短絡することによって発生した電荷を各
々の電極に引きよせることによってソフトエシー率をさ
らに減少させることができる。なお、ｎ＋埋込層１１は
Ｐ副領域１２表面に形成された反転層でも良いことはい
うまでもない。

次に、第３図において本発明の概念を半導体のエネルギ
ーバンド図によってさらに詳細に説明する。

第３図（ａ）はｐ型半導体領域１２とｎ型拡散領域１３
の界面にｐ　−ｎ接合を形成（接触電位差ｖ２が形成さ
九る。この電位差ｖ２が領域１３中で発梓した電子が領
域１２に流入することを妨げる。

また、領域１１と領域１２の厚さを数１０μｍ以下にす
ると、領域１１を通過したα粒子は領域１３で電荷を発
生するので、α粒子によって発生して電子がｎ４″十埋
込層１１に流入する確率は従来の半導体装置に比べては
るかに小さい。さて、この半導体Ｆ￥ｊ１３が絶縁され
ている場合、その中に電子が蓄積されてくると領域１３
との電位差ｖ２が小さくなり電子の蓄積能力が小さくな
る。そのため、ｐ壁領域１２とＮ型領域１３が外部配線
によって短絡されていれば電荷が領域１３中に蓄積され
ることはなく、１２と１３領域の界面のｐ−ｎ接合は良
好なシールトチバイスとして動作する。

また、第３図（ａ）において、ｎ０埋込層１１とＰ型半
導体領域１２の間には、通常ｖ１の逆バイアス電圧体を
印加していることが多い。このバンド構造では、領域１
２に流入した正孔はｎ＋埋込層１１からは反発されるの
でソフトエラーの原因となり得ない。第３図（ｂ）は２
のｐ領域と３のｎ領域の間に逆バイアスを印加してさら
に電子の集取能力を向上させた場合のエネルギバンド図
を示す。

なお、領域１３中で領域１２とのｐ　−ｎ接合の空乏層
から離れた領域では、エネルギーバンドの傾きが小さい
ので、電子と正孔の再結合が起こりやすく、これらの電
荷は半導体装置のソフトエラーの原因とはなり得ない。

以上、本発明を高速バイポーラメモリを例にとって、説
明したが、本発明の概念の本質は半導体素子領域を覆う
ようにしてｐ−ｎ接合のシールド層を形成することにあ
るのであって、半導体素子の種類によるものでない。し
たがって、本発明はα線によるソフトエラーが重大な問
題となっているダイナミックメモリなどにも適用できる
ことは勿論である。

〔発明の効果〕

本発明によれば、α線によって生じるソフトエラー率が
極めて小さい半導体装置を提供することができる。

図面の簡単説明 第１図（ａ）は従来の高速バイポーラメモリセルの回路
図、第１図（ｂ）は従来の半導体装置の断面図、第２図
は本発明の半導体装置の断面図、第３図は本発明の概念
を示す半導体のエネルギーバンド図をそれぞれ示す。

１１・・・ｎ４埋込層、１２・・・ｐ型半導体層、１３
・・・ｎ型半導体層。

冨　３　　図 （＾） （ｂ）

Claims (1)

1. 【特許請求の範囲】 １、Ｐ（Ｎ）型半導体層上に形成された半導体装置のＮ
   （Ｐ）型半導体層、と該Ｐ（Ｎ）型半導体との間に逆バ
   イアス電圧を印加し素子間分離を行う半導体装置におい
   て、該Ｐ（Ｎ）型半導体層の該Ｎ（Ｐ）型半導体層と反
   対側の面に第２の（ＮＣＰ）型半導体層が積層され該Ｐ
   （Ｎ）型半導体層と該第２のＮ（Ｐ）型半導体層間に生
   じた接触電位差によつて放射線の入射によつて発生した
   電荷を集めることによつて該Ｎ（Ｐ）型半導体層への核
   電荷の流入を減少させたことを特徴とするシールド型半
   導体装置。 ２、Ｐ（Ｎ）型半導体層と第２のＮ（Ｐ）型半導体層と
   第２のＮ（Ｐ）型半導体層の間に等電位もしくは逆バイ
   アス電圧を印加する回路を備えた第１項記載のシルド型
   半導体装置。 ３、Ｎ（Ｐ）型半導体層はＰ（Ｎ）型半導体層上に形成
   された反転層であることを特徴とする特許請求の範囲第
   １項記載のシールド型半導体装置。