JPS62122404A - 差動増幅器 - Google Patents
差動増幅器Info
- Publication number
- JPS62122404A JPS62122404A JP60264316A JP26431685A JPS62122404A JP S62122404 A JPS62122404 A JP S62122404A JP 60264316 A JP60264316 A JP 60264316A JP 26431685 A JP26431685 A JP 26431685A JP S62122404 A JPS62122404 A JP S62122404A
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- load
- source
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- Granted
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- 230000003321 amplification Effects 0.000 claims description 9
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 9
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は差動増幅器、特に、高周波で駆動可能な差動増
幅器に関する。
幅器に関する。
従来、相補型ＭＩＳ集積回路〈おける差動増幅器は、第
３図のように構成されていた。Ｑｔａ＋ Ｑａ。
３図のように構成されていた。Ｑｔａ＋ Ｑａ。
はＰチャネルＭＩＳＦＲＴ、 Ｑａ＊、 Ｑ□、Ｑ３．
はＮチャネルＭＩＳＦＥＴ、 ＶＩＮｌ、 Ｖｌ＊、は
差動入力、Ｖｏ８は定バイアス入力、Ｖｃｃ、、 Ｖｓ
ｓ、は電源、Ｖｏ、、 Ｖｏ、は出力である。
はＮチャネルＭＩＳＦＥＴ、 ＶＩＮｌ、 Ｖｌ＊、は
差動入力、Ｖｏ８は定バイアス入力、Ｖｃｃ、、 Ｖｓ
ｓ、は電源、Ｖｏ、、 Ｖｏ、は出力である。
負荷のＰチャネルＭＩ８ＦＥＴのゲート電極はそれぞれ
のドレイン電極、つまシ出力に接続されている。
のドレイン電極、つまシ出力に接続されている。
かかる差動増幅器にあっては、差動入力Ｖｎｒ、。
ＶＩＮ、の電圧差に基づきＭＩＳＦＥＴ２９．３１のチ
ャンネルコンダクタンスに差が生じることから、ＭＩＳ
ＦＥＴ２９．３１を通過する電流に差が生じ、この電流
の差がＭＩＳＦＥＴ２８．３０の存在により増幅された
電圧差となって出力される。
ャンネルコンダクタンスに差が生じることから、ＭＩＳ
ＦＥＴ２９．３１を通過する電流に差が生じ、この電流
の差がＭＩＳＦＥＴ２８．３０の存在により増幅された
電圧差となって出力される。
しかしながら、従来の差動増幅器にあっては、■ Ｐチ
ャネルおよびＮチャネルＭＩＳＦＥＴのドレイン接合容
量 ＠ ＰチャネルＭＩＳＦＥＴのソース側に分割されたゲ
ート容量 ■ ＮチャネルＭＩＳＦＥＴのソースおよびドレイン側
に分割されたゲート容量 が、出力に接続された外部負荷以外にも負荷として動き
、ゲインが１倍となる周波数を５ＱＱＭＨｚ程度以上に
することができず、高速動作ができないうえ、ＭＩＳＦ
ＥＴ２８．３０のゲートがそれぞれのドレインに接続さ
れていたので、出力電圧が（電源電圧Ｖｃｃ、） −（
ＭＩＳＦＢＴ Ｑｕ、 Ｑ、、の閾値）以上になると負
荷用ＭＩ ８ Ｆ Ｂ Ｔ Ｑｕ 、 Ｑｓ。が機能し
なくなシ、出力電圧の振幅を一定以上にできないという
問題点があった。
ャネルおよびＮチャネルＭＩＳＦＥＴのドレイン接合容
量 ＠ ＰチャネルＭＩＳＦＥＴのソース側に分割されたゲ
ート容量 ■ ＮチャネルＭＩＳＦＥＴのソースおよびドレイン側
に分割されたゲート容量 が、出力に接続された外部負荷以外にも負荷として動き
、ゲインが１倍となる周波数を５ＱＱＭＨｚ程度以上に
することができず、高速動作ができないうえ、ＭＩＳＦ
ＥＴ２８．３０のゲートがそれぞれのドレインに接続さ
れていたので、出力電圧が（電源電圧Ｖｃｃ、） −（
ＭＩＳＦＢＴ Ｑｕ、 Ｑ、、の閾値）以上になると負
荷用ＭＩ ８ Ｆ Ｂ Ｔ Ｑｕ 、 Ｑｓ。が機能し
なくなシ、出力電圧の振幅を一定以上にできないという
問題点があった。
〔問題点を解決するだめの手段〕
本発明は、直列接続された第１負荷用ＭＩＳトランジス
タと第１増幅用ＭＩＳトランジスタとの組と、直列接続
された第２負荷用ＭＩＳトランジスタと第２増幅用Ｍ工
Ｓトランジスタとの組とを高電圧源と低電圧源との間に
並列に配し、前記第１増幅用ＭＩＤトランジスタのゲー
トと第２増幅用ＭＩＳトランジスタのゲートにそれぞれ
入力信号を印加しそれぞれのドレインに増幅出力を得る
差動増幅器において、前記第１負荷用ＭＩＤトランジス
タのゲートと第２負荷用ＭＩＳトランジスタのゲートと
をソースとドレインとの電圧差より大きな電圧差をゲー
トとソースとの間に生じさせる固定電圧源に接続したこ
とを要旨とする。
タと第１増幅用ＭＩＳトランジスタとの組と、直列接続
された第２負荷用ＭＩＳトランジスタと第２増幅用Ｍ工
Ｓトランジスタとの組とを高電圧源と低電圧源との間に
並列に配し、前記第１増幅用ＭＩＤトランジスタのゲー
トと第２増幅用ＭＩＳトランジスタのゲートにそれぞれ
入力信号を印加しそれぞれのドレインに増幅出力を得る
差動増幅器において、前記第１負荷用ＭＩＤトランジス
タのゲートと第２負荷用ＭＩＳトランジスタのゲートと
をソースとドレインとの電圧差より大きな電圧差をゲー
トとソースとの間に生じさせる固定電圧源に接続したこ
とを要旨とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例である。Ｑ、、 Ｑ、、 Ｑ
、。
、。
はＰチャネルＭＩＳＦＥＴ、 Ｑｔ、 Ｑ４． Ｑｌｌ
、 ＱｙはＮチャネルＭＩｓＦＥＴ、 ＶＩＮ、、 Ｖ
ＩＮ、は入力、Ｖｏｌ、 Ｖｏ、は出力、Ｖｓｓｌは負
電源、Ｖｃｃ、は正電源であシ、差動入力ＶＩＮ、−Ｖ
ＩＮ、に対して、Ｖｏ、 −Ｖｏ、という差動出力を出
力する差動増幅器である。負荷のＰチャネルＭＩＳＦＢ
ＴＱ＋、Ｑｓのゲートは負電源Ｖ８８．に接続されてい
る。よって、ドレインに接続した場合よりゲート、リー
ス間電圧が大きくなるため能力が上がシ、同じ負荷抵抗
値を得るのにゲート幅が小さくなるので、ドレイン接合
容量を小さくでき、また、ＭＩＳＦＥＴＱ、、 Ｑ、の
ゲート容量についても、やはシ、上述したゲート幅が小
さくできることと、さらＫ。
、 ＱｙはＮチャネルＭＩｓＦＥＴ、 ＶＩＮ、、 Ｖ
ＩＮ、は入力、Ｖｏｌ、 Ｖｏ、は出力、Ｖｓｓｌは負
電源、Ｖｃｃ、は正電源であシ、差動入力ＶＩＮ、−Ｖ
ＩＮ、に対して、Ｖｏ、 −Ｖｏ、という差動出力を出
力する差動増幅器である。負荷のＰチャネルＭＩＳＦＢ
ＴＱ＋、Ｑｓのゲートは負電源Ｖ８８．に接続されてい
る。よって、ドレインに接続した場合よりゲート、リー
ス間電圧が大きくなるため能力が上がシ、同じ負荷抵抗
値を得るのにゲート幅が小さくなるので、ドレイン接合
容量を小さくでき、また、ＭＩＳＦＥＴＱ、、 Ｑ、の
ゲート容量についても、やはシ、上述したゲート幅が小
さくできることと、さらＫ。
ゲート容量のドレイン側への分割分がソース側への分割
分より少ないことＫより、やはり小さくできる。従って
、負荷容量が従来の相補型ＭＩ８差動増幅器より小さく
なるため、ゲインが１倍となる周波数を高くすることが
できる。
分より少ないことＫより、やはり小さくできる。従って
、負荷容量が従来の相補型ＭＩ８差動増幅器より小さく
なるため、ゲインが１倍となる周波数を高くすることが
できる。
また、従来の相補型ＭＩ８差動増幅器では、負荷用のＰ
チャネルＭＩＳＦＥＴのゲート電極がそのドレインに接
続されているため、出力がＶｃｃ、−１■π１（ＶＴＰ
：負荷用ＰチャネルＭＩＳＦＢＴのしきい値電圧）まで
しか振れないが、本実施例ではゲート電極が負電源Ｖｓ
ｓ 、 ４Ｃ接続されているため、出力はＶｃｃｌｊで
振れる。
チャネルＭＩＳＦＥＴのゲート電極がそのドレインに接
続されているため、出力がＶｃｃ、−１■π１（ＶＴＰ
：負荷用ＰチャネルＭＩＳＦＢＴのしきい値電圧）まで
しか振れないが、本実施例ではゲート電極が負電源Ｖｓ
ｓ 、 ４Ｃ接続されているため、出力はＶｃｃｌｊで
振れる。
第２図も本発明の実施例である。これはＱ８〜Ｑ１のＰ
チャネルＭＩＳＦＥＴを負荷とするデータフリップフロ
ップで、ｑ〜ｑ１のゲート電極が接地されているため、
第１図の実施例と同様な理由にょシ、従来より高速動作
するとともに、出力が電源電圧■ＤＤまで振れ、振幅が
大きい。
チャネルＭＩＳＦＥＴを負荷とするデータフリップフロ
ップで、ｑ〜ｑ１のゲート電極が接地されているため、
第１図の実施例と同様な理由にょシ、従来より高速動作
するとともに、出力が電源電圧■ＤＤまで振れ、振幅が
大きい。
以上説明してきたよう＆で、本発明によれば、負荷用Ｍ
ＩＳトランジスタのゲートに、そのソース・ドレイン間
電圧より大きい電圧差がソース・ゲート間に発生する電
圧を印加するようにしたので、負荷用ＭＩＳトランジス
タのゲート寸法を小さくでき、その結果、差動増幅器の
出力和付加される寄生容量を減少させられることから高
周波の駆動が可能になるという効果が得られる。
ＩＳトランジスタのゲートに、そのソース・ドレイン間
電圧より大きい電圧差がソース・ゲート間に発生する電
圧を印加するようにしたので、負荷用ＭＩＳトランジス
タのゲート寸法を小さくでき、その結果、差動増幅器の
出力和付加される寄生容量を減少させられることから高
周波の駆動が可能になるという効果が得られる。
加えて、負荷用ＭＩ８トランジスタのゲート・ソース間
の電圧差が大きいので、差動増幅器の出力の振幅も大き
くできるという効果も得られる。
の電圧差が大きいので、差動増幅器の出力の振幅も大き
くできるという効果も得られる。
第１図は本発明の一実施例の電気回路図、第２図は他の
実施例の電気回路図、第３図は従来例の電気回路図であ
る。 Ｑ、、 Ｑ、、 Ｑ、乃至Ｑｌｌ・・・・・・負荷用Ｍ
ＩＳトランジスタ、Ｑ、、 Ｑ、、 Ｑ、、、 Ｑ□・
・・・・・増幅用Ｍ工Ｓトランジスタ、■８８１・・・
・・・固定電圧源。 代理人 弁理士 内 原 晋 ゛ 。 Ｖｓｓプ 第３図
実施例の電気回路図、第３図は従来例の電気回路図であ
る。 Ｑ、、 Ｑ、、 Ｑ、乃至Ｑｌｌ・・・・・・負荷用Ｍ
ＩＳトランジスタ、Ｑ、、 Ｑ、、 Ｑ、、、 Ｑ□・
・・・・・増幅用Ｍ工Ｓトランジスタ、■８８１・・・
・・・固定電圧源。 代理人 弁理士 内 原 晋 ゛ 。 Ｖｓｓプ 第３図
Claims (1)
- 直列接続された第１負荷用ＭＩＳトランジスタと第１増
幅用ＭＩＳトランジスタとの組と、直列接続された第２
負荷用ＭＩＳトランジスタと第２増幅用ＭＩＳトランジ
スタとの組とを高電圧源と低電圧源との間に並列に配し
、前記第１増幅用ＭＩＳトランジスタのゲートと第２増
幅用ＭＩＳトランジスタのゲートにそれぞれ入力信号を
印加しそれぞれのドレインに増幅出力を得る差動増幅器
において、前記第１負荷用ＭＩＳトランジスタのゲート
と第２負荷用ＭＩＳトランジスタのゲートとをソースと
ドレインとの電圧差より大きな電圧差をゲートとソース
との間に生じさせる固定電圧源に接続したことを特徴と
する差動増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60264316A JP2594539B2 (ja) | 1985-11-22 | 1985-11-22 | 差動増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60264316A JP2594539B2 (ja) | 1985-11-22 | 1985-11-22 | 差動増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62122404A true JPS62122404A (ja) | 1987-06-03 |
| JP2594539B2 JP2594539B2 (ja) | 1997-03-26 |
Family
ID=17401485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60264316A Expired - Lifetime JP2594539B2 (ja) | 1985-11-22 | 1985-11-22 | 差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594539B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5232550A (en) * | 1975-09-08 | 1977-03-11 | Metoronikusu Kk | Overload protector |
| JPS5514718A (en) * | 1978-07-17 | 1980-02-01 | Seiko Epson Corp | Mos transistor circuit |
-
1985
- 1985-11-22 JP JP60264316A patent/JP2594539B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5232550A (en) * | 1975-09-08 | 1977-03-11 | Metoronikusu Kk | Overload protector |
| JPS5514718A (en) * | 1978-07-17 | 1980-02-01 | Seiko Epson Corp | Mos transistor circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2594539B2 (ja) | 1997-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |