JPS6032912B2 - Ｃｍｏｓセンスアンプ回路 - Google Patents

Ｃｍｏｓセンスアンプ回路

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JPS6032912B2
JPS6032912B2 JP54116771A JP11677179A JPS6032912B2 JP S6032912 B2 JPS6032912 B2 JP S6032912B2 JP 54116771 A JP54116771 A JP 54116771A JP 11677179 A JP11677179 A JP 11677179A JP S6032912 B2 JPS6032912 B2 JP S6032912B2
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Description

【発明の詳細な説明】 この発明はＣＭＯＳセンスアンプ回路に関する。
従釆より、各種のＭＯＳトランジスタを用いたセンスア
ンプ回路が開発されてきた。センスアンプ回路には、そ
の動作態様から分類してダイナミック形センスアンプ回
路と、スタティック形センスアンプ回路の２種類がある
。
ダイナミック形センスアンプ回路は、クロツクパルスを
用いて増中する為に、数十ミリボルトの微少差動入力信
号を高速に増幅する事が可能である。これに対し、スタ
ティック形センスアンプ回路は、一般に増中にクロック
パルスを用いる事ができず、微少差動入力信号を増中す
る為には低速度となってしまう欠点があった。比較的高
速動作が可能なスタティック形センスアンプ回路の１つ
に、ＣＭＯＳセンスアンプ回路がある。第１図に従釆例
のＣＭＯＳセンスアンプ回路を示す。この図でＮ１，Ｎ
２は駆動用ＮチャンネルＭＯＳトランジスタ、１１，１
２は差動入力信号Ｐ１，Ｐ２は負荷用ＰチャンネルＭＯ
Ｓトランジスタである。０２は出力端子である。
第１図のＣＭＯＳセンスアンプ回路は、線形増中器中で
よく用いられる回路である。さらにこの回路は高速ＣＭ
ＯＳＲＡＭ回路のの増中器として用いられた。
この従来例回路については文献「瓜ａｍｕＭｉＭｔｏｅ
ｔ ａｌ，“Ａ Ｈｉ幼‐Ｓｐｅｅｄ Ｌｏｗ−Ｐｏｗ
ｅｒ Ｈｉ−ＣＭＯＳ ４Ｋ ＳｔａｔｉｃＲＡＭ ，
” 伍ＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌ
ｅｃｔｒｏｎＤｅｖｉｃｅｓ，ＥＤ−２６，Ｎｏ．６，
Ｊｕｎｅ，１９７９」に記述されている。しかしながら
第１図の従来例ＣＭＯＳセンスアンプ回路には次の様な
欠点がある。
すなわち入力信号１１，１２の２入力差動入力信号に対
して、出力端子０１，０２に得られる信号は対称の差動
出力信号とならず、非対称である。即ち０２点の電位は
、一般に電源Ｖｏｏの電位付近迄変化する大振幅出力信
号となるが、出力様子０１点の電位は定電圧特性に近い
特性を示し、その電位はＶｏｏの電位からＰチャンネル
トランジスタＰＩのしきし・値電圧分を差し引いた電位
迄しか変化しない。従ってこの従来回路では、１１と１
２間の微少差入力信号から出力端子０２への大振幅出力
信号へと一度に増幅するのに適する。しかし、この様な
一段増幅は、大きな増幅遅延又は大きな消費電力を要し
てしまう。ＣＭＯＳメモリ回路等では、さらに高速で高
能率なＣＭＯＳセンスアンプ回路が要求されていた。
この為のセンスアンプ回路としては、微少差動入力信号
から中振幅差動信号を経て大振幅信号へと段階を追って
増幅するのが好ましい。そして前記微少差動入力信号か
ら中振幅差動信号への増幅には対称形のＣＭＯＳセンス
アンプ回路を用いる事が好ましい。この発明の目的は対
称形のＣＭＯＳセンスアンプ回路を提供するにある。
又、この発明の他の目的は、ＭＯＳメモリ回路の高速な
ＣＭＯＳセンスアンプ回路を提供するにある。
この発明では、差動入力信号が入力される一対の第１の
チャンネル形の駆動トランジスタのそれぞれのドレィン
に第１、第２の差動出力端子を接続している。
第１の出力端子に第２のチャンネル形の２つのＭＯＳト
ランジスタのドレィンを接続し、これらトランジスタの
一方のゲートを第１の出力端子に、他方のゲートを、第
２の出力端子に接続している。又、第２の出力端子に第
２のチャンネル形の他の２つのＭＯＳトランジスタのド
レィンを接続し、これらトランジスタの一方のゲ−トを
第１の出力端子に他方のゲートを第２の出力端子に接続
している。このようにして、対称形のＣＭＯＳセンスア
ンプ回路を得る事ができる。さらにこの発明では、この
対称形のＣＭＯＳセンスアンプ回路をＭＯＳメモリ回路
に適用し、微少差動入力信号を増中して次段の差動増幅
回路へ入力する事により、高速のＣＭＯＳセンスアンプ
回路を実現している。以下、本発明を具体的な実施例に
従って説明する。
第２図に本発明の第１の実施例の回路図を示す。第２図
に於て、一対の差動入力信号線１１，１２のそれぞれが
ゲートに接続された一対のＮチャンネルトランジスタＴ
１，Ｔ２のソースが共通接続され、この共通接続点３０
が基準電圧源Ｖｓｓ（ＯＶ）に接続されている。第１の
ＮチャンネルトランジスタＴＩのドレィンは第１の出力
端子２１に接続され、第２のＮチャンネルトランジスタ
（Ｔ２）のドレィンは、第２の出力端子２２に接続され
ている。第１の出力端子２１には第１のＰチャンネル負
荷用トランジスタＴＬ１、第２のＰチャンネル負荷用ト
ランジスタＴＬ２のドレィンが接続されている。第１の
Ｐチャンネル負荷用トランジスタＴＬＩのゲートは第１
の出力端子２１に接続され第２のＰチャンネル負荷用ト
ランジスタＴＬ２のゲートは第２の出力端子２２に接続
される。第２の出力端子２２には、第３のＰチャンネル
負荷用トランジスタＴＬ３、第４のＰチャンネル負荷用
トランジスタＴＬ４のドレィンが接続されている。第３
のＰチャンネル負荷用トランジスタＴＬ３のゲートは第
１の出力端子２１に接続され、第４のＰチャンネル負荷
用トランジスタＴＬ４のゲートは第２の出力端子２２に
接続される。以上第１、第２、第３、第４のＰチャンネ
ル負荷用トランジスタＴＬ１，ＴＬ２，ＴＬ３，ＴＬ４
の各ソースは共通接続され、その共通接続点４川ま電源
（ＶＤｏ＝５Ｖ）に接続される。この様にして構成され
る第２図のＣＭＯＳセンスアンプ回路は対称動作を特徴
とし、その出力端子２１，２２の電位振幅は、共に入力
信号線１１，１２に与えられる信号の値によっては、Ｖ
Ｄ。電位まで変化が可能である。第２図を構成する２つ
のＮチャンネルトランジスタＴ１，Ｔ２のしきし、値電
圧を０．６Ｖとする。又、４つのＰチャンネル負荷トラ
ンジスタＴＬ１，ＴＬ２，ＴＬ３，ＴＬ４のしきし、値
電圧を−０．６Ｖとする。この時、入力信号線１ １，
１ ２への差動入力信号がそれぞれ相対的に高レベル、
低レベルとする。この時、出力端子２１，２２の電位は
それぞれ低レベル、高レベルとなる。この時、第２の負
荷トランジスタＴＬ２のゲートが高レベルで第３の負荷
トランジスタＴＬ３のゲートが低レベルとなり、第３の
トランジスタＴＬ３の導電度が増大し、この為、出力端
子２２の電位はより高レベルとなる。出力端子２２の電
位がより高レベルであれば第２の負荷トランジスタＴＬ
２の導電度が減少し、出力端子２１はより低レベルとな
る様に働く。他方、負荷トランジスタＴＬ１，ＴＬ２，
ＴＬ３，ＴＬ４のそれぞれチャンネル幅とチャンネル長
の比則ち８比を全部ほぼ等しくしておけば、負荷トラン
ジスタＴＬＩとＴＬ３，ＴＬ２とＴＬ４にはそれぞれ等
しいゲート電圧が供給されるので、これによって正帰還
と負帰還が相殺して、正帰還現象による増幅遅延を避け
る事が可能である。さらに負帰還現象によってパラメー
タ自己補正能力則ち、しきし、値電圧や実効チャンネル
長が変化しても自己補正し安定に働く能力を有する。こ
の様にしてすぐれた特性を持つ対称形のＣＭＯＳセンス
アンプ回路が得られる。この発明によるスタティック型
ＭＯＳ形ランダムアクセスメモリ（ＲＡＭ）の高速のＣ
ＭＯＳセンスアンプ回路の実施例について以下に説明す
る。
第３図は本発明によるＣＭＯＳセンスアンプ回路２００
を含むＭＯＳ形ＲＡＭの回路図である。図中、メモリセ
ル１００がｍ行ｎ列に渡って行列配置されている。メモ
リセル１００は図中に示した様にメモリセル当り４個の
ＮチャンネルトランジスタＱ，，Ｑ２，Ｑ５，Ｑ６と２
個のＰチャンネルトランジスタＱ３，Ｑ４を用いたよく
知られたＣＭＯＳメモリセルである。メモリセルを行毎
に配列された語線Ｗｉ（ｉ＝１，……，ｍ）のそれぞれ
に図の様に接続される。さらにメモリセル１００は、行
毎に対配列されたデイジット線対Ｄｉ，Ｄｉ（ｊ＝１，
・・・・・・，ｎ）のそれぞれに図の様に接続される。
語線Ｗｉ（ｉ＝１，…・・・，ｍ）は行デコーダ３００
によって選択駆動される。ディジット線対Ｄｉ，Ｄｉ（
ｉ＝１，……，ｎ）のそれぞれは負荷デバイスＬｉ，，
Ｌｉ２のそれぞれを通して電源端子５川こ接続される。
電源端子５０‘こは例えば５Ｖが供給される。ディジッ
ト線対Ｄｉ，Ｄｊのそれぞれは書込み選択用ＭＯＢトラ
ンジスタＴＷｉ，，ＴＷｉ２を通して入力データ線対Ｄ
ＩＮ，ＤＩＮに接続される。入力データ線対ＤＩＮ，Ｄ
ＩＭまライト回路５０川こ接続される。書込み選択用Ｍ
ＯＳトランジスタＴＷｉ，，ＴＷｉ２のゲートはそれぞ
れ共通にるりデコーダ４００の出力Ｙｉにより選択駆動
される。ＣＭＯＳセンスアンプ回路２００は、デイジツ
ト線対Ｄｉ，Ｄｊのそれぞれがゲートに入力されるＮチ
ャンネルのトランジスタ対ＴＬ，Ｔｊ２のソースを薮地
し、ドレィンがそれぞれＮチャンネルのスイッチング用
トランジスタＳｉ，，Ｓｉ２を介して出力端子２１，２
２のそれぞれに接続される回路の粗を含む。さらに第１
の出力端子には第１及び第２のＰチャンネル負荷用トラ
ンジスタＴＬ１，ＴＬ２のドレィンが接続され、第２の
出力端子には第３及ぼ第４のＰチャンネル負荷用トラン
ジスタＴＬ３，ＴＬ４のドレインが接続されるこれら４
つのＰチャンネル負荷用トランジスタＴＬ１，ＴＬ２，
ＴＬ３，ＴＬ４のソースは共通接続され、その共通接続
端子は電源端子４川こ接続される。電源端子４０には例
えば５Ｖが供給される。第１のトランジスタＴＬＩと第
３のトランジスタＴＬ３のゲートは第１の出力端子２１
に接続される。さらに第２のトランジスタＴＬ２と第４
のトランジスタＴＬ４のゲートは第２の出力端子２２に
接続される。
各列の駆動トランジスタＴｊ，，Ｔｉ２のドレィンと出
力端子２１，２２のそれぞれ選択的に接続する為に介さ
れたスイッチング用トランジスタＳｉ，，Ｓｉ２のゲー
トは共通にまとめられ列デコーダ４００の出力Ｙｊによ
り選択制御される。Ｐチャンネルトランジスタのしきし
、値は全て一０．６ＶとしＮチャンネルトランジスタの
しきし、値は全て０．６Ｖとする。ＣＭＯＳセンスアン
プ回路２００の出力端子２１，２２は次段の差動増幅回
路６００の差動入力端子に接続される。以後、このＣＭ
ＯＳセンスアンプ回路の動作を簡単に説明する。
読出しモードでは、入力データ線ＤＩＮ，ＤＩＮは共に
高レベル５Ｖとなっている。
列デコーダ出力Ｙ，〜ＹｎのうちＹｉｌ本だけが高レベ
ル５Ｖとなっており、池Ｙｋ（ｋ主ｉ）は全て低レベル
ＯＶとなっている。この時スイッチングトランジスタＳ
ｉ，，Ｓどのみが導通しており、他のＳｋ，，Ｓｋ２（
ｋ主ｊ）は全て非導通となっている。こうして導通した
スイッチングトランジスタＳｊ．，Ｓｊ２によつてＮチ
ャンネル駆動用トランジスタＴｊ，，Ｔら、Ｐチャンネ
ル負荷用トランジスタＴＬ１，ＴＬ２，ＴＬ３，ＴＬ４
により第２図に示した本発明の実施例の回路図と同様の
回路が構成される事になる。こうして選択列のデイジツ
ト線対Ｄｉ，Ｄｉの信号線を差動入力信号とし出力端子
対２１，２２に差動信号出力を出力する対称形のＣＭＯ
Ｓセンスアンプ回路が構成される。この世力端子対２１
，２２の信号は次段の差敷増幅回路６００への差動入力
信号として入力され増幅されて差動増幅回路出力端子６
１０へ信号が出力される。第３図のＣＭＯＳセンスアン
プ回路２００では入力信号に対し両出力端子２１，２２
の信号は対称的であり、この出力信号が次段の差動増幅
回路６００への一対の差動入力端子として入力されるの
で、この事を利用して、ＣＭＯＳセンスアンプ回路２０
０の増幅率を下げてその分高遠化する事ができる。即ち
、ＣＭＯＳセンスアンプ回路２００では、微少差動入力
信号から中振幅差敷出力信号へ高速に増幅し、次段の差
動増幅回路６００で中振幅差動信号から大振幅出力信号
へと増幅する事によって、ＭＯＳＲＡＭ回路の全体とし
ての高速センスアンプ回路を実現する事ができるのであ
る。
具体的には例えばＣＭＯＳセンスアンプ回路２００の高
速性を実現するには、等ディメンジョンよりなるＰチャ
ンネル負荷ＭＯＳトランジスタＴＬ１，ＴＬ２，ＴＬ３
，ＴＬ４のそれぞれのベータ（６）比即ちチャンネル幅
対チャンネル長の比を、Ｎチャンネル駆動回路Ｔｉ，，
Ｔｊ２のベータ（８）比よりも大きくする。即ち、負荷
ＭＯＳトランジスタのＢ比を８Ｌ、駆動トランジスタの
８比を８。とするときＰＬ／８。が大となればなる程、
出力端子２１，２２に現われる差動出力振幅は小さくな
り、逆にＣＭＯＳセンスアンプ回路２００の増幅速度は
、８Ｄを一定としたとき６Ｌ／８。が大となればなる程
遠くなる。以上説明した様に本発明によって入力の差動
信号に対し、出力端子対に現われる信号が対称の性質を
有する差動出力信号となる様なすぐれた特性を持つＣＭ
ＯＳセンスアンプ回路が得られる。
このＣＭＯＳセンスアンプ回路は、負荷トランジスタの
ゲートに出力信号が帰環されており、これにより構成素
子のしきし、値や、実効チャンネル長等のパラメータが
変化しても安定に動作するパラメータ自己・補正能力を
有する。さらに本発明によって得られるＣＭＯＳセンス
アンプ回路をＭＯＳ形スタティックＲＡＭのセンスアン
プ回路に用いる事により、高速の増幅特性を得る事がで
きる事も前述した通りである。
本発明の実施例では、駆動トランジスタをＮチャンネル
ＭＯＳトランジスタで、又、負荷トランジスタをＰチャ
ンネルＭＯＳトランジスタで構成した場合についてのみ
説明したが、もちろんこの発明は、駆動トランジスタが
Ｐチャンネルトランジスタ、負荷トランジスタがＮチャ
ンネルＭＯＳトランジスタの場合にも全く同様に適用で
きる。
【図面の簡単な説明】
第１図は、従来のＣＭＯＳセンスアンプ回路を示す回路
図、第２図は本発明のＣＭＯＳセンスアンプ回路の第１
の実施例を示す回路図、第３図はＭＯＳＲＡＭ回路に適
用した本発明のＣＭＯＳセンスアンプ回路の第２の実施
例を示す回路図である。 第１図 第２図 第３図

Claims (1)

    【特許請求の範囲】
  1. １ 一対の補助信号よりなる差動入力信号がそれぞれの
    ゲートへ入力される第１のチヤンネル形の１対の駆動用
    ＭＯＳトランジスタと、これらトランジスタの一方のド
    レインにそのドレインが接続される第２のチヤンネル形
    の第１及び第２の負荷用ＭＯＳトランジスタと、前記駆
    動用ＭＯＳトランジスタの他方のドレインにそのドレイ
    ンが接続される第２チヤンネル形の第３及び第４の負荷
    用ＭＯＳトランジスタとを具備し、前記第１及び第３の
    負荷用ＭＯＳトランジスタのゲートが前記一方の駆動用
    ＭＯＳトランジスタのドレインに接続され、前記第２及
    び第４の負荷用ＭＯＳトランジスタのゲートが前記他方
    の駆動用ＭＯＳトランジスタのドレインに接続されてな
    り、前記各駆動用ＭＯＳトランジスタのドレインから出
    力信号を得る事を特徴とするＣＭＯＳセンスアンプ回路
    。
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