JPS621243A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS621243A JPS621243A JP13892785A JP13892785A JPS621243A JP S621243 A JPS621243 A JP S621243A JP 13892785 A JP13892785 A JP 13892785A JP 13892785 A JP13892785 A JP 13892785A JP S621243 A JPS621243 A JP S621243A
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- JP
- Japan
- Prior art keywords
- film
- element isolation
- plasma cvd
- silicon nitride
- etching
- Prior art date
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- Pending
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法忙係９、特に半導体基
板上の各素子間を電気的に絶縁分離するために、素子分
離領域に絶縁膜を埋め込む半導体装置の製造方法に関す
る。
板上の各素子間を電気的に絶縁分離するために、素子分
離領域に絶縁膜を埋め込む半導体装置の製造方法に関す
る。
半導体としてシリコンを用いた半導体装置、特ＶＣＭＯ
８１１半導体装置においては寄生チャネルによる絶縁不
良をなくし、かつ、寄生容量を小さくするために、素子
間のいわゆるフィールド領域（素子分離領域）に厚い酸
化膜を形成する事が行われている。
８１１半導体装置においては寄生チャネルによる絶縁不
良をなくし、かつ、寄生容量を小さくするために、素子
間のいわゆるフィールド領域（素子分離領域）に厚い酸
化膜を形成する事が行われている。
従来、このような酸化膜を用いる素子分離法として、フ
ィールド領域のシリコン基板を一部工。
ィールド領域のシリコン基板を一部工。
テングして溝を形成し、ここにＣＶＤ技術によりフィー
ルド酸化膜を平担になるように埋め込む方法が用いられ
ている。
ルド酸化膜を平担になるように埋め込む方法が用いられ
ている。
従来技術を第２図を用いて簡単化説明する。第２図＜ａ
） Ｋ示すように、比抵抗５〜５０Ω国程度のＰｆｌｉ
（１００）シリコン基板２１を用意し、素子分離領域
に例えば０．６μｍ程度の深さの溝を形成する。次に、
第２図（ｂ）に示すように、基板表面に溝の深さと同程
度の絶縁膜２２を、例えば、ＣＶＤ法に・よって均一に
堆積する。次に、第２図（Ｃ）に示すように表面を平担
にすることができる表置平担化［２４を形成する。平担
化膜としては、例えば、プラズマＣＶＤ膜を用いる。
） Ｋ示すように、比抵抗５〜５０Ω国程度のＰｆｌｉ
（１００）シリコン基板２１を用意し、素子分離領域
に例えば０．６μｍ程度の深さの溝を形成する。次に、
第２図（ｂ）に示すように、基板表面に溝の深さと同程
度の絶縁膜２２を、例えば、ＣＶＤ法に・よって均一に
堆積する。次に、第２図（Ｃ）に示すように表面を平担
にすることができる表置平担化［２４を形成する。平担
化膜としては、例えば、プラズマＣＶＤ膜を用いる。
その後、第２図（ｄ）に示すように、上記平担化膜２４
と絶縁膜２２を両者に対するエツチング速度がほぼ等し
いエッチフグ条件で表面からエツチングし、素子領域上
の基板表面を露出させると、上記素子分離領域の溝は絶
縁膜２２で埋め込まれる。
と絶縁膜２２を両者に対するエツチング速度がほぼ等し
いエッチフグ条件で表面からエツチングし、素子領域上
の基板表面を露出させると、上記素子分離領域の溝は絶
縁膜２２で埋め込まれる。
しかし、上記従来法においては、集積度を高めるために
素子分離領域を微細し溝の幅を狭くした場合、素子分離
能力が低下するという問題がある。
素子分離領域を微細し溝の幅を狭くした場合、素子分離
能力が低下するという問題がある。
本発明は、上述した従来法の欠点を改良したもので、素
子分離のための溝の内に凸型の基板領域を設け、凸型基
板領域のシールド効果により素子分離能力を高めること
のできる半導体装置の製造方法を提供することを目的と
する。
子分離のための溝の内に凸型の基板領域を設け、凸型基
板領域のシールド効果により素子分離能力を高めること
のできる半導体装置の製造方法を提供することを目的と
する。
本発明は、素子分離の几めに設けた溝を形成する際、凸
型の基板領域を所定の位置に設ける。この後、従来法と
同様にさらに絶縁膜を堆積し表面を平担化する。
型の基板領域を所定の位置に設ける。この後、従来法と
同様にさらに絶縁膜を堆積し表面を平担化する。
本発明によれば、素子分離のために設けた溝の中に凸型
の基板領域があることで、シールド効果（運気力線が凸
型基板領域に終端し、溝周囲の底部の半導体基板に終端
しにくくなる）により、素子分離能力が高−まる。従っ
て、集積回路の信頼性を高めることができる。
の基板領域があることで、シールド効果（運気力線が凸
型基板領域に終端し、溝周囲の底部の半導体基板に終端
しにくくなる）により、素子分離能力が高−まる。従っ
て、集積回路の信頼性を高めることができる。
第１図（ａ）は、本発明により製造された半導体装置の
上面図であシ、同図（ｂ）は（ａ）図のＸ−Ｘ’での断
面図である。
上面図であシ、同図（ｂ）は（ａ）図のＸ−Ｘ’での断
面図である。
本発明の実施例について、以下ｆｓ３図を用いて説明す
る。第３図（ａ）に示すように、比抵抗５〜５００ｎａ
ｉ１度のＰ型（１００）シリコン基板３１を用意し、例
えば熱酸化膜層３２を５０ｎｍ形成し、さらにシリコン
窒化膜３３を０．１５μｍ形成し、次に前記シリコン窒
化膜３３．熱酸化膜３２を素子分離領域のエツチング・
マスク用にパターニングする。次に、例えばプラズマＣ
ＶＤ膜３４を０．３５μｍ全面に堆積する。
る。第３図（ａ）に示すように、比抵抗５〜５００ｎａ
ｉ１度のＰ型（１００）シリコン基板３１を用意し、例
えば熱酸化膜層３２を５０ｎｍ形成し、さらにシリコン
窒化膜３３を０．１５μｍ形成し、次に前記シリコン窒
化膜３３．熱酸化膜３２を素子分離領域のエツチング・
マスク用にパターニングする。次に、例えばプラズマＣ
ＶＤ膜３４を０．３５μｍ全面に堆積する。
次に、第３図（ｂ）に示すように、濃化アンモニウムを
用いて、前記プラズマＣＶＤ膜３４を例えば０．１μｍ
エツチングする。この時、断差部でエツチングが早く進
行し、プラズマＣＶＤ膜３４は、第３図（ｂ）に示すエ
ツチング形状となる。
用いて、前記プラズマＣＶＤ膜３４を例えば０．１μｍ
エツチングする。この時、断差部でエツチングが早く進
行し、プラズマＣＶＤ膜３４は、第３図（ｂ）に示すエ
ツチング形状となる。
次に、第３図（Ｃ）に示すように、前記プラズマＣＶＤ
膜３４をマスクとしてＲＩＥ Ｉｃよ〕エツチングを行
ない、素子分離用の溝の周辺部に例えば深さ０．３μｍ
の溝を形成する。
膜３４をマスクとしてＲＩＥ Ｉｃよ〕エツチングを行
ない、素子分離用の溝の周辺部に例えば深さ０．３μｍ
の溝を形成する。
次に、第３図（ｄ）に示すように、濃化アンモニウムで
前記プラズマＣＶＤ膜３４をエツチング除去する。
前記プラズマＣＶＤ膜３４をエツチング除去する。
次に、第３図（ｅ）に示すように、前記シリコン窒化膜
３３をマスクとしてＲＩＢによシエッチングを行ない、
素子分離用の溝を形成する。
３３をマスクとしてＲＩＢによシエッチングを行ない、
素子分離用の溝を形成する。
次に、第３図（ｆ）に示すように、従来技術にょシ前記
シリコン窒化膜３３．熱酸化膜３２を除去し、さらに溝
に例えば、プラズマＣＶＤ膜３５を埋め込む。
シリコン窒化膜３３．熱酸化膜３２を除去し、さらに溝
に例えば、プラズマＣＶＤ膜３５を埋め込む。
その後、素子形成領域には通常のＭＯ８型半導体装置製
造工程と同様にして、ゲート酸化膜、ソース。
造工程と同様にして、ゲート酸化膜、ソース。
ドレイン拡散層を形成してトランジスタを作成する。
この実施例によれば、素子分離のために設けた溝の中に
凸型の基板領域があることでシールド効果により素子分
離能力を向上させることができる。
凸型の基板領域があることでシールド効果により素子分
離能力を向上させることができる。
第１図（ａ） 、 （ｂ）は、本発明の素子分離法を説
明するための図、第２図（ａ）〜（ｄ）は従来の素子分
離法を説明する工程断面図、第３図（ａ）〜（ｆ）は本
発明の一実施例を説明する工程断面図である。 図に於いて、 １．２１．３１・・・シリコン基板、 ２．２２，２４，３４．３５ ・・・プ９．（マＣＶＤ
１ｌ、３２・・・熱酸化膜、 ３３・・・シリコン窒化膜。 代理人弁理士 則近憲佑 （ほか１名）（ｃＬ）？２ 第 １１Ｍ （α） 第２図 ｔ（Ｌ） （ｅ） ｔｆ） ＄ ３図
明するための図、第２図（ａ）〜（ｄ）は従来の素子分
離法を説明する工程断面図、第３図（ａ）〜（ｆ）は本
発明の一実施例を説明する工程断面図である。 図に於いて、 １．２１．３１・・・シリコン基板、 ２．２２，２４，３４．３５ ・・・プ９．（マＣＶＤ
１ｌ、３２・・・熱酸化膜、 ３３・・・シリコン窒化膜。 代理人弁理士 則近憲佑 （ほか１名）（ｃＬ）？２ 第 １１Ｍ （α） 第２図 ｔ（Ｌ） （ｅ） ｔｆ） ＄ ３図
Claims (1)
- 半導体基板の素子分離領域の中央部にマスク材を形成す
る工程と、前記マスク材をマスクとして前記半導体基板
の素子分離領域の周辺部のみをエッチングする工程と、
前記マスク材を除去する工程と、溝の周辺部が溝の中央
部よりも深い溝となるように前記素子分離領域に溝を形
成する工程と、前記素子分離領域の溝に絶縁物を埋め込
む工程と、前記素子分離領域外の基板に素子を形成する
工程とを備えたことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13892785A JPS621243A (ja) | 1985-06-27 | 1985-06-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13892785A JPS621243A (ja) | 1985-06-27 | 1985-06-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS621243A true JPS621243A (ja) | 1987-01-07 |
Family
ID=15233389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13892785A Pending JPS621243A (ja) | 1985-06-27 | 1985-06-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS621243A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4139200A1 (de) * | 1991-01-16 | 1992-07-23 | Gold Star Electronics | Verfahren zum bilden einer isolierten schicht einer halbleitervorrichtung |
-
1985
- 1985-06-27 JP JP13892785A patent/JPS621243A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4139200A1 (de) * | 1991-01-16 | 1992-07-23 | Gold Star Electronics | Verfahren zum bilden einer isolierten schicht einer halbleitervorrichtung |
| US5229315A (en) * | 1991-01-16 | 1993-07-20 | Gold Star Electron Co., Ltd. | Method for forming an isolated film on a semiconductor device |
| DE4139200C2 (de) * | 1991-01-16 | 1993-12-23 | Gold Star Electronics | Verfahren zum Bilden einer inselförmigen isolierten Siliziumschicht in einer Halbleitervorrichtung |
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