JPS61290737A

JPS61290737A - 半導体装置の製造方法

Info

Publication number: JPS61290737A
Application number: JP60133209A
Authority: JP
Inventors: Shuichi Kameyama; 亀山　周一; Haruhide Fuse; 玄秀布施; Kazuya Kikuchi; 菊池　和也
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1985-06-19
Filing date: 1985-06-19
Publication date: 1986-12-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、半導体装置の製造方法、特に、半導体集積回
路などの素子間分離技術を改良した製造方法に関するも
のである。

従来の技術近年の半導体装置の製造において、集積化された素子間
を絶縁物にて分離する方法が研究されてきている。例え
ば、テクニカル　ダイジェストインターナショナル　エ
レクトロン　デバイシズミーティング（ＴＥＣＨＮＩＣ
ＡＬ　ＤＩＧＥＳＴＩＮＴＥＲＮＡＴＩＯＮＡＬ　　Ｅ
ＬＣＴＲＯＮ　ＤＥＶＩＣＥＳＭＥＥＴＩＮＧ）１９ｓ
３ＰＰ、２７−３０　　に幅の狭い素子分離領域と幅の
広いフィールド領域とを同時に形式する方法が記載され
ている。この従来技術を第３図により説明する。（ａ）
工程においてクリコン基板３１上の素子間分離領域を選
択的にエツチングし、溝３２Ａ、３２Ｂを形成する。Φ
）工程において、絶縁膜３３を堆積し、露光法を用いて
幅の広い宍−分離部分に第１のレジスト３４を形成する
。

その上からレジスト膜をコーティングして第２のレジス
ト膜３５を形成する。このことによって幅の狭い分離部
（溝３２Ａ）の上と、広い分離部分（溝３２Ｂ）にレジ
ストを埋め込み全体を平坦な状態とする。その後レジス
ト膜３５．３４お上び絶縁膜３３を同一エツチングスピ
ードの条件で第３図（ｂ）の破線部分までエツチングを
行ない、（Ｃ）工程に示すように絶縁膜３３よりなる分
離用絶縁膜３６Ａ　、３６Ｂならびに素子形成領域３７
を平坦に形成する。（ｄ）工程において素子形成領域３
７にＭＯＳ）ランジスタＴ１．Ｔ２を形成する。３８゜
３９はソース、ドレイ／、４０はゲート絶縁膜、４１は
ゲート電極である。

この方法の特徴としては、［有］）工程において、ホト
・マスクを１枚多く必要としており、必らずしも簡便な
製造技術となっていない。

一方、幅狭の深い分離領域と、幅広の浅い分離領域（フ
ィールド領域）とを自己整合的に形成する方法が、昭和
６７年特許願第１４８５３号に開示されているが、この
方法も、１枚のホトマスクで分離領域を形成する場合、
リフト・オフ法等を用いているので必らずしも、簡便と
はいえず、さらに、具体的で、容易な方法が望まれる。

発明が解決しようとする問題点本発明者等は、すでに、ホトマスクの増加なしに、自己
整合的に、幅狭の分離と幅広の分離の両方を同時にパタ
ーン変換差が小さく形成する方法を、昭和５９年特許願
第４４３３７号に開示したが、バーポーラＩＣ，ＣＭＯ
９Ｉに有効な幅狭のさらに深い分離領域と幅広の浅い分
離領域とを、同時に自己整合的に１枚のホト・マスク工
程で形成する方法を提示しえなかった。本発明は、この
ような従来の問題に鑑み、ホト・マスクの増加なのであ
る。

問題点を解決するための手段本発明は、このような問題点を解決するため、半導体基
板の素子形成予定部上にマスク材膜を形成する工程と、
素子分離形成予定領域上の前記マスク材膜を選択的に除
去し、半導体基板に所定の深さの第１の溝部を形成する
工程と、前記溝部に耐酸化性の薄膜を形成する工程と、
前記溝部の断差部周辺部に、前記薄膜を選択的に残置さ
せる工程と、前記耐酸化性の薄膜をマスクとして絶縁膜
を形成する工程と、前記々スフ材膜と前記絶縁膜とをマ
スクとして前記溝部の断差周辺部に、幅狭のさらに深い
第２の溝部を形成する工程と前記第２の溝部内に素子分
離材を残置させる工程とから構成される方法を提供する
ものである。

作　　用本発明による方法によれば、バイポーラＩＣ。

ＭＯ３ＩＣ（特ＫＣＭＯ３）’ｌｉ子周辺Ｋ、従来にく
らべてホト・マスク数の少ない工程で幅狭の深い分離領
域をパターン変換が小さくなるように形成することがで
き、素子間の寄生チャンネル電流防止チッチ・アップ防
止等に優れた、高性能な集積回路の製造方法を提供する
ことができる。

実施例以下に、本発明の一実施例について説明する。

まず、ＭＯＳ、バイポーラ用の所定のシリコン半導体基
板上の素子形成予定部上に、マスク材膜を形成する。こ
のマスク材膜の構成としては、単一あるいは２層以上の
種々の複合膜を用いることができる。膜材としては、シ
リコン窒化膜、厚いＣＵ　Ｄ　・−３１０２等の絶縁膜
あるいはシリサイド、高融点金属等の導電性膜も場合に
よっては使用することも可能である。最も、好ましいマ
スク材膜として、熱ストレスを防止する約１０００八程
度の下地シリコン熱酸化膜上に、約２０００〜３０００
八程度のメリコン窒化膜をつけた２層膜が考えられる。

次いで、ホト・マスク工程によって、前記のマスク材膜
を、パターン変換グして、素子分離領域予定部の半導体
基板表面を露出させ、さらに、エツチングによって、基
板中に幅狭と幅広の第１の溝部を形成する。エツチング
手段として、リアクティブ・イオン・エツチング法（Ｒ
ＩＥ）等の異方性のエツチングにて、垂直な段差を有す
る溝部を形成することができ、又、結晶面に対して異方
性のエツチング液等を用いれば、パターン変換の少ない
、素子特性に優れたテーパー状の側面を有する溝部を形
成することができる。

次いで、耐酸化性の膜を半導体基板のほぼ全面に形成す
る。かかる方法としては、基板表面に直接に熱窒化膜を
形成する方法、堆積によるシリコン窒化膜を形成する方
法等、種々の方法が考えられる。最も好ましい堆積膜材
として薄い熱酸化膜を下地とするシリコン窒化膜を採用
することができる。

次いで、溝部段差部の周辺に、マスク材を残置させる。

この段階では、ホト・マスクを使用しないことが条件と
される。かかる方法の１つとしては、スピン・コート法
によって、流動性をもった有機薄膜、例えば、ホト・レ
ジスト膜、シリカフィルム膜等を幅狭の溝部と幅広の溝
部の段差部に厚く、幅広の溝部の中央部に薄く形成し、
軽くエツチングして溝部の段差周辺にマスク材を残置さ
せる。

他方法としては、リン硅化ガラス（ＰＳＧ）等を全面に
堆積させ、半導体主平面に異方性のあるＲＩＥ等のエツ
チング法にて、エツチングして、段差周辺に、マスク材
を残置させることができる。

次いで、前記の段差部周辺に残されたマスク材をマスク
として、前記の溝部内の耐酸化性の膜を除去する。この
後前記の゛マスク材膜をさらに除去する。ただし、使用
しているマスク材によっては、後の工程で除去してもよ
い。

次いで、熱酸化法によって、前記の耐熱化性の膜が形成
されていない部分を酸化し、幅広のシリコン酸化膜をほ
ぼ、半導体素子形成予定部の主平面とほぼ同じ高さにな
るまで形成する。この時、素子形成予定部の周辺に幅広
の酸化膜とで形成される幅狭の溝部ができる。

次いで、前記の幅狭の溝部の底面を、前記の素子形成予
定部上のマスク材膜パターンと、前記の幅広の酸化膜と
をマ、スクとして前記の幅狭の溝部の底面をさらに深く
エツチングして、幅狭の深い第２の溝部を形成する。

次いで、前記の第２の溝部内に、分離材を充填させる。

かかる、充填法としては、直接の酸化法、分離材膜を幅
狭の溝部の幅の半分よりも充分厚い厚みで全面に堆積さ
せ、この分離材膜を表面から平坦にバック・エツチング
して第２の溝部内に分離材を残置させる方法などが考え
られる。分離材としては、ＣＯＤ　　５１０２　　＋シ
リコン窒化膜、Ａｒ１．２０３　　等の絶縁物、各種の
硅化ガラス等の低溶融性の絶縁材料を用いてもよい。さ
らには、分離材として、多結晶シリコン、シリサイド等
の導電材も使用することができ、この場合しは、導電材
の堆積前に、半導体基板の少なくとも一部の表面を絶縁
のため酸化、あるいは窒化処理をしておいてから、導電
材料を充填す゛ることになる。

さらに、通常の集積回路の製造方法によって、１ｖｆＯ
３，バイポーラ等の各種の素子を形成する。

以上の様に、本発明による方法によれば、素子部の周辺
に幅狭の任意の深さの深い分離領域と、これに自己整合
的に接続した幅広の浅い分離領域が、素子形成予定部の
主平面と同じ高さで、形成することができ、平坦化にす
ぐれた半導体装置を提供することができた。

第１図は本発明の方法によって形成されたＭ○Ｓ集積回
路の断面図で、トランジスタ周辺に幅狭の深い分離領域
と幅広の浅い分離の浅い分離領域が形成される。

さらに、第２図（ａ）〜（ｉ）を用いて本発明の具体的
な力膜について説明する。以下、ＭＯ３集積回路素子の
形成を例にして詳細に説明する。

まず、第２図（ａ）のごとく、Ｐ型（１００）　Ｓｉ基
板１１に熱酸化により、シリコン酸化膜（Ｓ　ｉ０２　
）１０００人１２を形成し、さらにシリコン窒化膜（Ｓ
ｉＮ）１３を２０００人堆積した後、ホト拳マスク工程
によりレジストパターン１４を形成し、これをマスクと
して、酸化膜１２、窒化膜１３、シリコン基板１１をエ
ツチングし、深さ約ｓｏｏ。

への幅狭の溝部１１Ａ、幅広の溝部１１Ｂを形成し、こ
の溝部の底面にボロンの注入を行ない、チャンネルスト
ップ領域１５を形成した。

次いで、第２図（ｂ）のごとく、レジストパターン１４
を除去し、熱酸化により、約５０ＯＡの薄い酸化膜１６
を形成し、全面に約７００人のシリコン窒化膜１７を形
成し、スピン・コート法にて幅狭の溝部の幅の半分より
も充分厚い厚さで、レジスト１８を形成した。

次いで、第２図（ｃ）のどと（、ＲＩＥなどの異方性の
エツチング法にて、レジスト１８’（ｚバック・エツチ
ングして、素子形成予定部の周辺の溝部の断差部にレジ
スト１８を残置させ、これをマスクとして窒化膜１７を
エツチングした。

次いで、第２図（ｄ）のごとく、レジストパターン１８
を除去し、溝部の断差部近傍にのみ、耐酸化性のシリコ
ン窒化膜１７が形成された。

次いで、第２図（ｅ）のごとく、耐酸化性の窒化膜マス
ク材１３．１７をマスクとして、幅広の溝部の底面を熱
酸化し、約１μの幅広のフィールド酸化膜１９を形成し
、素子形成予定部の主平面と同程度の高さとなる様に、
酸化膜１９を溝部内に形成させた。

次いで、第２図（、ｆ）のごとく、シリコン窒化膜を約
７００人程度エツチングして、窒化膜１７を除去し、こ
こで窒化膜１３、酸化膜１２、酸化膜１９等をマスクと
して、素子形成予定部周辺の幅狭の溝部の底面をＲＩＥ
等の異方性のエツチング法ててエツチングして、約１．
５μの深さの幅狭の溝部２ＯＡ　、　２ｏＢ′！！ｉ−
形成し、この深い溝部の底面にボロ７等のイオン注入に
てチャンネルストップ領域２１を形成した。

次いで、第２図（ｑ）のごとく、露出した半導体基板１
１０表面を熱酸化して、約１０ｏＯ人の酸化膜２２を形
成し、窒化膜１３を除去し、ポリシリコン膜２３を、幅
狭の溝部２ＯＡ　、２０Ｂの幅の半分よりも充分に厚い
厚みで、全面に堆積させた。

次いで、第２図（ｈ）のごとく、ポリシリコン膜（ポリ
５ｉ）２３の表面を、平坦にバックエツチングして酸化
膜１２．１９の表面を露出させ、ポリシリコン膜を深い
幅狭の溝部に残置させ、さらに、その表面を、熱酸化し
、酸化膜２４を形成した。

これによって、深い幅狭の溝部の表面が酸化膜２２で絶
縁化され、その内部に分離材として、ポリシリコン膜２
３Ａ、２３Ｂが充填されて、幅広の素子分離領域となる
酸化膜１９と一体化された深い幅狭の素子分離領が形成
された。

次いで、第２図（ｉ）のごとく、通常のＭＯＳ・ＩＣの
製造方法によって、ポリシリコン２６Ａ。

２５Ｂをゲート、ｎ　型循域２６Ａ、２６Ｂ。

２６Ｃ，２６Ｄをソース、ドレインとするｎチャンネル
のＭＯＳ　）ランジメタＴ１．Ｔ２が形成された０ここで、改良されるべき例としては、幅狭の溝部の側面
にチャンネルストップ領域が形成されていないので、幅
狭の溝部を形成する際に側面をテーパー状にエツチング
して、この側面にイオン注入等にてチャンネル・カット
を形成しておくことが好ましい０又、本実施例は、ｎチ
ャンネル間Ｏ８を対象としているが、本発明による方法
はＰチャンネルＭＯ３，０ＭＯ３、バーポーラ等の種々
の半導体装置の製造方法として採用することが可能であ
る。

発明の効果以上のように本発明によれば、ＭＯＳ、バイポーラ等の
半導体装置の素子分離領域を、少ないホト・マスク工程
でパターンの変換差を小さく平坦性よくかつ素子周辺を
細く任意の深さで絶縁するので、ラッチ・アップ等の防
止性能に優れ、微細化に適した構造を得ることができた
ので、高集積化、高性能化に優れた、半導体装置の製造
方法を実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例方法により作成したＭＯＳ）
ランジスタの構造を示す断面図、第２図（ａ）〜（ｉ）
は本実施例の製造方法を説明するための工程断面図、第
３図（ａ）〜（ｄ）は従来の方法を説明するための工程
断面図である。１１・・・・・・Ｐ型半導体基板、１１Ａ、１１Ｂ。２ＯＡ　、２０Ｂ・−・・−溝部、１２，１６，１９゜
２２．２４．２７・・・・・・酸化膜、１３．１７・・
・・・・窒化膜、１５，１５Ａ、１６Ｂ、２１・・・・
・・Ｐ型Ｏチャンネルカット領域、１８・・・・・・レ
ジスト、２３゜２３Ａ　、２３Ｂ　、２ｓＡ　、２５Ｂ
・・・・・・ポリシリコン、２６Ａ、２８Ｂ、２６Ｃ，
２６Ｄ−・・・・ｎ＋型の半導体領域。代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図ｆｆ＝−δシｊ！穎！ｔＳ（６，８Ｎ）　　　　　　　　　　　　　　　　　　　　　　　
ＮノＱ　　　　　　　　　　　　　　　で第　２　図第　３　図

Claims

【特許請求の範囲】

（１）半導体基板の素子形成予定部上にマスク材膜を形
成する工程と、素子分離形成予定領域上の前記マスク材
膜を選択的に除去し、半導体基板に所定の深さの第１の
溝部を形成する工程と、前記溝部に、耐酸化性の薄膜を
形成する工程と、前記溝部の断差部周辺部に、前記薄膜
を選択的に残置させる工程と、前記耐酸化性の薄膜をマ
スクとして絶縁酸化膜を形成する工程と、前記マスク材
膜と前記絶縁膜とをマスクとして前記溝部の断差周辺部
に、幅狭の深い第２の溝部を形成する工程とを有する半
導体装置の製造方法。
（２）溝部の断差部周辺に、薄膜を選択的に残置させる
工程において、堆積被膜を用い、この堆積被膜を異方性
のエッチングにて、前記断差部の周辺にのみ残置させ、
この残置された堆積被膜をマスクとしてエッチングして
、前記薄膜を選択的に残置させる工程を用いる特許請求
の範囲第１項記載の半導体装置の製造方法。
（３）第２の溝部の半導体基板面の少なくも一部を絶縁
化し、さらに溝部内に導電材膜あるいは、絶縁材膜等の
分離材を残置させるようにした特許請求の範囲第１項記
載の半導体装置の製造方法。
（４）第２の溝部内に、絶縁材膜等の分離材を残置させ
るようにした特許請求の範囲第１項記載の半導体装置の
製造方法。
（５）堆積被膜として、ホト・レジスト膜、シリカフィ
ルム等の有機薄膜を用いる特許請求の範囲第２項記載の
半導体装置の製造方法。
（６）半導体基板の素子形成予定部上に形式されるマス
ク材として、耐酸化性のマスク材を用いる特許請求の範
囲第１項記載の半導体装置の製造方法。