JPS62125594A - リフレツシユ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は半導体記憶装置、特にダイナミック型ＲＡＭ
　（ランダムアクセスメモリ）のリフレッシュ制御を行
なうために使用されるリフレッシュ制御回路に関する。

［発明の技術的背景］ ダイナミック型ＲＡＭのようにリフレッシュ動作が必要
なメモリにｊ３いて、このリフレッシュに要する消費電
力を低減化するため、リフレッシュ動作を必要最大の周
期で自動的に行なうように制御するりフレッシュ制御回
路が例えば特開昭５９−５６２９１号で提案されている
。その後、本件出願人により、さらに低消費電力化を図
った自動リフレッシュ制御回路が特開昭５９−１７２７
５４号で提案されている。これらの自動リフレッシュ制
御回路における制御方式は、リークモニタ回路中におい
て予め充電が行われたキャパシタの保持電圧が所定値以
下になったことを検知し、リフレッシュ動作の開始ある
いは間欠的間隔を制御するものである。

ところで、上記リークモニタ回路中のキャパシタに充電
される電荷量が不適切なものである場合、キャパシタの
保持電圧が所定値以下になるまでの時間、すなわちリー
ク時間のモニタはメモリ回路内のメモリセルにおける実
際のリーク時間を正確に反映していえるとはいいがたい
。

この点を考慮して、リークモニタ回路内のキャパシタに
対する適切な充電を行なうための具体的回路構成が本件
出願人による特願昭６０−５６５０３号の出願「リーク
電流センス回路」により提案されている。このリーク電
流センス回路の一例を第９図に示す。この回路ではリー
クモニタ回路として、トランス７７ゲー１〜用のＭＯＳ
トランジスタＱ１の一端に第１及び第２のキャパシタＣ
１、Ｃ２それぞれの一端を接続した回路を用いている。

このリークモニタ回路ではまず、トランジスタＱ１のゲ
ートに所定のタイミングで信号ＩＮを印加することによ
りこのトランジスタＱ１をオン状態にし、負荷トランジ
スタＱ２及びトランジスタＱ１を介して第１のキャパシ
タＣ１の一端の電位を予め所定電位Ｖａ、例えば電源電
位ＶＤＤに設定する。次に第１のキャパシタＣ１の他端
電位を所定のタイミングで上昇させることにより、第１
のキャパシタＣ１の一端の電位をＶｂ　（Ｖｂ＞Ｖａ）
に上昇させる。なお、第２のキャパシタＣ２の他端電位
はｖｂに保っておく。次にこの状態から第１及び第２の
キャパシタＣ１、Ｃ２の接続ノードＮ１の電位が所定値
以下になったことをプリチャージ・ディスチャージ型イ
ンバータＩＮＶにより検出し、これが検出されたならば
図示しないメモリセルのリフレッシュ動作を開始するよ
うにしている。

この回路において、第１及び第２のキャパシタＣ１、Ｃ
２の値と２種の゛心位■ａ、ｖｂとにより、第１のキャ
パシタＣ１の一端電位の上昇前後における第２のキャパ
シタＣ２の一端の電位増加量（リフレッシュ動作余裕）
が最適値に設定でき、しかもこの動作余裕はＭｏＳトラ
ンジスタの閾値電圧の変動の影冒を受けなくなる。

また、リフレッシュ動作の始動あるいは間欠的間隔を制
御する周辺回路を含めた形でのリーク電流センス回路が
本件出願人による特願昭６０−１７６９６９号の出願に
より提案されている。この回路の一例を第１０図に示す
。

この回路は基本的には、トランスファゲート用のＮチャ
ネルＭＯ８トランジスタ２１と第１および第２のキャパ
シタ２２．２３とを用いてリークモニタ回路２４を構成
し、このリークモニタ回路２４におけるトランジスタ２
１と第１、第２のキャパシタ２２．２３との接続ノード
５６の電位が所定値に達したときにプリチャージ・ディ
スチャージ型インバータ２８の出力ノード２９をプリチ
ャージし、その後、この状態で放置し、リーク電流によ
り上記ノード５６の電位が低下し、インバータ２８がこ
れを検出した後に、アンドゲート３３でリフレッシュ動
作を制御するための制御信号を発生し、またこの制御信
号に基づき上記第１および第２のキャパシタ２２．２３
の再充電動作を制御し、さらに上記インバータ２８の出
力ノード２９のディスチャージ動作を制御するようにし
ている。なお、第１０図において使用されている信号１
は電源投入後に発生されるパルス信号であり、このパル
ス信号７が入力されることにより回路が始動されるよう
になっている。

［背景技術の問題点］ ところで、従来ではリフレッシュ動作が必要なダイナミ
ックＲＡＭと共に上記のようなリーク電流センス回路を
同一チップ内に集積化する場合、一つのチップ内にはた
だ一つのリーク電流センス回路を形成することが一般的
であると思われる。

このため、このリーク電流センス回路部のチップ内での
形成位置によるリーク電流のばらつぎが考慮されず、チ
ップ全体としてのリフレッシュ動作の間欠的間隔を最適
値に設定しているといは必ずしもいえないという問題が
ある。

［発明の目的］ この発明は上記のような事情を考慮してなされたもので
あり、その目的は、集積回路化した際にリフレッシュ動
作が必要な回路におけるリークのばらつきに強く、リフ
レッシュ動作の間欠的間隔を最適値に設定することがで
きるリフレッシュ制御回路を提供することにある。

［発明の概要］ 上記目的を達成するため、この発明にあっては、キャパ
シタがそれぞれ設けられ、このキャパシタに対して充電
を行い、このキャパシタのリーク状態を検出してリフレ
ッシュ制御信号を発生するリーク電流センス回路を複数
設け、これら複数のリーク電流センス回路は集積回路化
の際に分散して配置し、上記複数のリーク電流センス回
路のうちキャパシタのリーク速度が最も速いもののリフ
レッシュ制御信号を選択し、この選択された信号に基づ
いてリフレッシュ動作が必要な回路、例えばメモリセル
などのリフレッシュ動作をｆｌｉ（Ｉ　ＩＩＩするよう
にしている。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明の一実施例の構成を示すブロック図で
ある。図において１１１ないし１１１はそれぞれ、リー
クモニタ用のキャパシタを内蔵したリーク電流検出回路
である。これらの各リーク電流検出回路１１はそれぞれ
、電源投入の際に図示しない回路で発生されるパルス信
号１に基づいて始動され、始動後はオア回路１２からの
出力信号ＯＵＴに基づいて各内蔵キャパシタの充電を行
ない、キャパシタの充電後はキャパシタのリーク状態を
検出してリフレッシュ制御信号ＲＥＦを発生する。

そして上記各リーク電流検出回路１１がらのりフレッシ
ュ制御信号ＲＥＦは上記オア回路１２に並列に供給され
る。そしてさらに、上記オア回路１２の出力信号ＯＵＴ
は、図示しないダイナミックＲＡＭのメモリセルなとリ
フレッシュ動作が必要な回路に対して供給されている。

このような構成において、上記各リーク電流検出回路１
１は内蔵されたキャパシタにおけるリークを検出すると
、リフレッシュ制御信号ＲＥＦをそれぞれの検出タイミ
ングで発生する。こられのりフレッシュ制御信号ＲＥＦ
は並列にオア回路１２に供給されているので、このオア
回路１２からはまず最も速いタイミングで発生された信
号が、図示しないダイナミックＲＡＭのメモリセルなど
リフレッシュ動作が必要な回路に対して出力される。同
時にオア回路１２からの出力信号は各リーク電流検出回
路１１に並列に供給されるので、この後、これら各リー
ク電流検出回路１１は各内蔵キャパシタに対する再充電
を行なって次のリーク検出に儀える。

従って、上記実施例回路では、内蔵キャパシタのリーク
速度が最も速いリーク電流検出回路１１からのリフレッ
シュ制御信号に基づいて、ダイナミックＲＡＭのメモリ
セルなどのリフレッシュ動作が開始される。

第２図は上記リーク電流検出回路１１の具体的構成を示
す回路図である。このリーク電流検出回路は基本的には
前記第１０図の回路と同様に構成にされており、トラン
スファゲート用のＭＯＳトランジスタ２１と第１及び第
２のキャパシタ２２．２３とからなるリークモニタ回路
２４と、Ｐチャネル〜１０Ｓトランジスタ２５．２６及
びＮチャネルＭＯＳトランジスタ２７からなるプリチャ
ージ・ディスヤージ型インバータ２８が設けられている
。この他の回路は、上記リークモニタ回路２４及びプリ
チャージ・ディスヤージ型インバータ２８の動作の制御
及びリフレッシュ制御信号ＲＥＦを発生するための制御
回路部分であり、この制御回路部分は次に示す三つの働
きを行なう。

■　プリチャージ・ディスチャージ型インバータ２８の
出力信号からリフレッシュ開始のためのリフレッシュ制
御信号ＲＥＦを発生する。

■　前記オア回路１２の出力信号ＯＵＴに基づき、リー
クモニタ回路２４内のキャパシタ２２．２３に再充電を
行ない、最適動作余裕でリーク動作が開始されるように
する。

■　プリチャージ・ディスチャージ型インバータ２８の
出力をディスチャージし、次のリークセンスの出力に漸
えるようにする。

上記■ないし■の機能を達成する周辺回路は次のように
構成されている。プリチャージ・ディスチャージ型イン
バータ２８の出力ノード２９はＣＭＯＳインバータ３０
（以下、インバータは全て０ＭＯ８構成のものであると
する）の入力端とＰチャネルＮ１０Ｓトランジスタ３１
のドレインに接続されている。上記インバータ３０の出
力端はインバータ３２の入力端と上記トランジスタ３１
のゲートに接続されている。上記トランジスタ３１のソ
ースは電源型１ひＶＤＤに接続されている。上記インバ
ータ３２の出力端はアンド回路３３の一方の入力端に接
続されている。さらに上記インバータ３０の出力端と上
記アンド回路３３の他方の入力端との間には、奇数個、
例えば５個のＣＭＯＳインバータ３４ないし３８が縦続
接続されて挿入されている。りなわら、上記インバータ
３０とＰチャネルＭＯＳトランジスタ３１とは、上記ノ
ード２９の信号がわずかに変化したことを検出してその
信号をラッチするラッチ回路を構成しており、また縦続
接続された５個のＣＭ　ＯＳインバータ３４ないし３８
は上記ラッチ回路でラッチされ、さらにインバータ３２
で反転された信号をτ１の時間だけ遅延する信号遅延回
路３９を構成している。そして図示しないメモリセルの
リフレッシュ動作を開始させるためのタイミング信号と
なるリフレッシュ制御信号ＲＥＦは上記アンド回路３３
から出力される。また、上記出力ノード２９とアース電
位Ｖｓｓとの間には、ゲートがＶＤＤに接続され、常時
オン状態にされているＮチャネルＭｏＳトランジスタ４
０が挿入されている。

他方、前記オア回路１２の出力信号ＯＵＴはインバータ
４１の入力端およびＮチャネルＭＯ８ｔ−ランジスタ４
２のソース、ドレイン間の一端に供給される。このトラ
ンジスタ４２のゲートはＶＤＤに接続されており、ざら
にソース、ドレイン間の他端は前記リークモニタ回路２
４内のＮチャネルＭＯＳトランジスタ２１のゲートに接
続されている。上記インバータ４１の出力端はインバー
タ４３の入力端に接続されており、このインバータ４３
の出力端は２個のインバータ４４オよび４５それぞれの
入力端に並列に接続されている。上記インバータ４４の
出力端はインバータ４６の入力端に接続されている。こ
のインバータ４６は、ゲートが共通に接続されたＰチャ
ネル及びＮチャネルＭＯＳトランジスタからなる通常の
ＣＭＯＳインバータであり、さらにそのＰチャネル側で
はドレイン、ゲート間が短絡されたＰチャネル１′ｖ１
ｏＳトランジスタ４７が挿入されている。このインバー
タ４６の出力端は前記リークモニタ回路２４内のＭＯＳ
トランジスタ２１のドレインに接続されている。また上
記インバータ４５の出力端はリークモニタ回路２４内の
第１のキャパシタ２２の他ＤＸに接続されている。すな
わち、上記２個のインバータ４１．４３は前記オア回路
１２の出力信号ＯＵＴをτ２の時間だけ遅延する信号遅
延回路４８を構成している。ざらに上記トランジスタ４
７のドレイン、ゲート接続ノードとアース電位Ｖｓｓと
の間にはキャパシタ４９とＮチャネルＭＯＳトランジス
タ５０のソース、ドレイン間が並列に挿入されている。

また上記インバータ４３の出力端はもう１個のインバー
タ５１の入力端に接続されている。このインバータ５１
の出力端はインバータ５２の入力端に接続されている。

すなわち、上記両インバータ５１．５２は上記信号遅延
回路４８の出力をざらにτ３の時間だけ遅延する信号遅
延回路５３を構成しており、この回路５３の後段のイン
バータ５２の出力端はオア回路５４の一方入力端に接続
されている。このオア回路５４の他方入力端には上記信
号遅延回路３９の出力信号が供給されており、このオア
回路５４の出力信号はナンド回路５５の一方入力端に供
給されている。

そしてこのナンド回路５５の他方入力端には前記信号ア
が供給される。上記ナンド回路５５の出力信号は前記イ
ンバータ２８内′のＰチャネルＭＯ８Ｉ−ランジスタ２
５及びＮチャネルＭＯ８ｔ−ランジスタ２７のゲートに
それぞれ供給されている。またリークモニタ回路２４の
出力ノード５６とアース電位Ｖｓｓとの間にはＮチャネ
ルＭＯ８ｔ−ランジスタ５７が挿入されており、このト
ランジスタ５７のゲートにはインバータ５８を介して前
記信号Ｚが供給されている。

次にこのような構成のリーク電流センス回路の動作を説
明する。電源投入直後にパルス信号１が°“０°ルベル
（アース電位）にされている期間では、インバータ５８
の出力が゛″１″１″レベルＤ電位）にされるためにト
ランジスタ５７がオンし、ノード５６はこのトランジス
タ５７によりＶｓｓに設定される。さらにパルス信号１
が“′０パレベルにされている期間ではナンド回路５５
の出力は゛１″レベルにされるので、プリチャージ・デ
ィスチャージ型インバータ２８内のＮチャネルＭＯＳト
ランジスタ２７がオン、ＰチャネルＭＯＳトランジスタ
２５がオフする。このため、プリチャージ・ディスチャ
ージ型インバータ２８の出力ノード２９はトランジスタ
２７により”　ｏ　”レベルに設定される。

次に信号アが゛１″レベルになると、予め信号遅延回路
３９の出力信号はプリチャージ・ディスチャージ型イン
バータ２８の出力ノード２９の電位により“１″レベル
にされているので、ナンド回路５５の出力が゛″○°○
°ルベルする。これによりプリチャージ・ディスチャー
ジ型インパーク２８ではＮチャネルＭＯＳトランジスタ
２７がオフ、ＰチャネルＭＯＳトランジスタ２５がオン
する。他方、リークモニタ回路２４では出力ノード５６
が“′０″レベルにされ、プリチャージ・ディスチャー
ジ型インバータ２８ではＰチャネル、＼ｌｌ０Ｓトラン
ジスタ２６がオンするので、出力ノード２９は上記両ト
ランジスタ２５及び２６を介して°“１″レベルにプリ
チャージされる。これによりアンド回路３３の出力信号
ＲＥＦはＩＩ　１　ＩＴレベルにされる。この信ＭＲＥ
Ｆが前記オア回路１２（第１図）を介して信号ＯＵＴと
して供給された後、信号遅延回路４８における信号遅延
時間τ２の経過後にインバータ４６の出力電位がＶＤＤ
−ＶＴＰ（７）電位（ただしＶＴＰはＰチャネルＭＯ８
ｔ−ランジスタ４７の閾値電圧）に設定される。

その後、信号遅延回路３９内のインバータの出力信号が
“Ｏ″レベルなり、アンド回路３３からのリフレッシュ
制御信号ＲＥＦが°゛Ｏ″Ｏ″レベル、さらに信号遅延
回路４８の出力信号が゛○″レベルになる。この後、イ
ンバータ４５の出力信号がＶｏｎ電位となり、これによ
りリークモニタ回路２４の出力ノード５６がブートされ
る。そしてこのときのノード５６の電位が電源電位ＶＤ
ＤよりもＰチャネルＭＯＳトランジスタ４７の閾値電圧
ＶＴＰ分だけ低くかつ動作余裕電位Ｖ　ｍｇｎ　　　（
、Ｖ　ｌｌ１ａｎはｖＤＤとキャパシタ２２．２３）値
Ｃ１、Ｃ２によって決定される値であり、Ｖｍｇｎ　＝
Ｃ１・Ｖｏｏ／（Ｃ１＋Ｃ２＞である）分だけ高い電位
ＶＤＤ−Ｖｒｐ＋Ｖｍｇｎに設定されるとする。この状
態で第１、第２のキャパシタ２２．２３のリークにより
ノード５６の電位が低下してＶｏｏ−Ｖｒｐに達すると
、プリチャージ・ディスチャージ型インバータ２８内の
ＰチャネルＭ　ＯＳ　ｔ−ランジスタ２６がオン状態に
なる。ここでインバータ２８の出力ノード２９が予め゛
０″レベル（Ｖｓｓ）にディスチャージされている。こ
のため、１−ランジスタ２６がオン状態になるとノード
２９がｖＤＤにプリチャージされる。

このプリチャージにより２つの信号がわずかに変化する
と、インバータ３０及びトランジスタ３１からなるラッ
チ回路によりこの信号がラッチされ、インバータ３０の
出力はＶｏｏレベルに反転する。そして信号遅延回路３
９により、τ１の時間だけ遅れた時刻にインバータ３８
の出力電位がＶｓｓレベルに低下する。これによりアン
ド回路３３からはパルス幅τ１のリフレッシュ制御信号
ＲＥＦが発生する。

なお、ノード５６の電位が予めＶＤＤ−ＶＴＰ＋ｖｍｇ
ｎに設定されているので、プリチャージ・ディスチャー
ジ型インバータ２８内のＰチャネルｌＭＯＳトランジス
タ２６の閾値電圧ＴＰの変動は無視される。すなわち、
ノード５６の電位は予めＶＤＤよりもＶＴＰ分だけ低く
設定されているので、このノード５６の電位がＶｍｇｎ
分だけ低下すると、ｉ〜ランジスタ２６の閾値電圧にか
かわりなくこのトランジスタ２６がオンすることになる
。

アンド回路３３から出力され、前記オア回路１２を介し
てＯＵＴとして供給される信号は信号遅延回路４８によ
って２の時間だけ遅延される。この後、インバータ４６
の出力電位が電＃ｉ電位■ＤＤよりもＰチャネルＭＯＳ
トランジスタ４７の閾値電圧ＶＴＰ分だけ低い電位ＶＤ
Ｄ−ＶＴＲに充電される。他方、トランジスタ２１のゲ
ートは予めＶＤＤに充電されている。従って、インバー
タ４６の出力電位がＶＤＤ−ＶＴＰに充電されると、ト
ランジスタ２１のドレイン、ゲート間に寄生的に発生し
ている図示しないキャパシタによるカップリングにより
、１ヘランジスタ２１のゲート電位が高い電位に昇圧さ
れる。これによりトランジスタ２１を介してインバータ
４６の出力電位がそのままノード５６に出力される。ま
た、インバータ４５の出力によりリークモニタ回路２４
内の第１のキャパシタ２２の他端電位がＶＳＳに下がり
、これからτ１の後にＶＤＤまで上昇する。このとき、
ノード５６は第１のキャパシタ２２のカップリングによ
りブートされ、ブート後のノード５６の電位は前記した
ようにＶＤＤ−Ｖｒｐ＋Ｖｍｇｎに設定される。このよ
うにして、モニタ用キャパシタの最適値電位までの再充
電が行われ、この後、リークが始まる。なお、リーク開
始からリークセンスまでに比べて再充電開始時間は短く
、その間でのリークは無視できるものとしている。

他方、信号ＯＵＴの電位がｖＤＤに立ち上がった後から
、信号遅延回路４８．５３における遅延時間の和の時間
τ２＋τ３だけ遅れた時刻に、インバータ５２の出力信
号がｖＤＤに立上がる。従って、ナンド回路５５の出力
信号は、上記インバータ５２の出力信号がＶｓｓに下が
り、次にＶＤＤに立上がるまでの期間、ＶＤＤにされる
。そしてこの期間にプリチャージディスチャージ型イン
バータ２８内のＮチャネルＭＯＳトランジスタ２７がオ
ン状態になり、リークモニタ回路２４における次の再充
電に先立ち、出力ノード２９がＶｓｓにディスチャージ
される。

以上によりこのリーク電流センス回路は、プロセス変化
に依存せず、リフレッシュ動作余裕を最適値に設定する
ことができる。なお、上記リーク電流センス回路で設け
られているＮチャネルのＭ○Ｓトランジスタ４０及び５
０は、トランジスタ４７のドレイン、ゲート接続ノード
及び出力ノード２９がフローティング状態の時、リーク
によりそれぞれのノードの電位がｖＤＤまで上昇するこ
とを防止するためのものである。

第３図は上記第１図に示すリフレッシュ制御回路を実際
にダイナミックＲＡＭ内に集積化する場合のチップの構
成を示すパターン平面図である。

図示するようにチップ６０の中央にはメモリセルアレイ
及びその制御回路などからなるダイナミックＲＡＭ回路
部６１が配置され、その周辺に前記複数のリーク電流検
出回路１１が分散して配置されている。

このようにリーク電流検出回路１１をチップ６０上の？
！２数箇所に分散して配置することにより、リーク電流
検出回路１１内のノード５６（第２図）のリーク速度は
、それぞれのリーク電流検出回路１１の形成位置付近の
ダイナミックＲＡ　Ｍ回路部６１の各メモリセルにおけ
るリーク速度とほぼ対応したものとなる。このため、第
４図のタイミングチャートに示すように、複数のリーク
電流検出回路１１のノード５６の電位ｖ１ないしＶ＋の
うち、低下速度が最も速く、始めにその電位がＶｏｏ−
ＶＴＲに到達するリーク電流検出回路１１（この場合は
１１工）が最初にリフレッシュ制御信号ＲＥＦを発生す
る。

従って、前記オア回路１２から出力される信号ＯＵＴの
立上がりのタイミングは、この電位ｖ１がＶｏ　Ｄ−Ｖ
ＴＰに達するときである。

このようにリーク電流検出回路１１をチップ６０上の複
数箇所に分散して配置することにより、メモリセルにお
いてリークのばらつきがあっても、リフレッシュ動作の
間欠的間隔を最適値に設定することができる。

第５図は上記第１図の実施例回路で使用されるリーク電
流センス回路１１の他の構成を示す回路図である。この
回路は前記１２図のものと比べて、リークモニタ回路２
４内のモニタ用キャパシタ２２．２３のうち、第１のキ
ャパシタ２２を前記トランスフアゲート用〜１０Ｓトラ
ンジスタ２１のソース側からドレイン側に接続を変更し
たものである。従ってこれに伴い、リークモニタ回路２
４におけるキャパシタの再充電および動作余裕設定動作
を制御するυＩｔｉ１回路部分も変更されている。前記
信号０１ＪＴは２個のインバータ７１．７２の入力端お
よびオア回路７３の一方入力端に並列に供給されている
。上記インバータ７１の出力端は第１のキャパシタ２２
の他端に接続されている。この第１のキャパシタ２２の
一端はトランスファゲート用のＮチャネルＭＯＳトラン
ジスタ２１のドレインに接続されている。上記インバー
タ７２の出力端はインバータ７４の入力端に接続されて
いる。上記両インバータ７２および７４は信号０ＵＴｆ
τ５の時間だけ遅延する信号遅延回路７５を構成してお
り、インバータ７４の出力端は上記オア回路７３の他方
の入力端に接続されている。

このオア回路７３の出力端はゲートがＶｏｏ電源に接続
されているＮチャネルＭ　ＯＳ　ｔ”ランジスタ４２の
ソース、ドレイン間の一端に接続され、このトランジス
タ４２のソース、ドレイン間の他端は前記トランジスタ
２１のゲー１−に接続されている。ざらに上記オア回路
７３の出力端はインバータ７６の入力端に接続されてい
る。このインバータ７６の出力端はインバータ７７の入
力端に、このインバータ７７の出力端はインバータ７８
の入力端に順次接続され、これら３個のインバータ１６
ないし７８は上記オア回路７３の出力をτ４の時間だけ
遅延する信号遅延回路７９を構成している。そして上記
インバータ７８の出力端はインバータ８０の入力端に接
続されている。

このインバータ８０はＰチャネル及びＮチャネル〜１０
Ｓトランジスタからなる通常のＣＭＯ８Ｉ（Ｉ成のもの
であり、そのＰチャネル側にはドレイン、ゲート間が短
絡されたＰチャネルＭＯ８Ｉ−ランジスタ８１が挿入さ
れている。そしてこのインバータ８０の出力端は前記リ
ークモニタ回路２４内のＭＯＳトランジスタ２１のドレ
インに接続されている。

このような構成のリーク電流検出回路では、まず、ノー
ド５６の電位がＶＤ　Ｄ　−ＶＴ　Ｐ　＋Ｖｍｇｎから
Ｖｏ　Ｄ　−ＶＴ　Ｐに低゛下し、この電位低下がプリ
チャージディスチャージ型インバータ２８で検出される
。これによりリフレッシュ制御信号ＲＥＦがＶｏｏに立
上がり、この後、信号ＯＵＴがＶｏ。

に立上がると、オア回路７３を介してトランジスタ２１
のゲートノードがｖＤＤに充電される。このとき、イン
バータ７１の出力信号電位はＶｓｓにされ、キャパシタ
２２の一端の電位もＶｓｓにされる。次に、信号遅延回
路７９における遅延時間τ４の侵に、インバータ８０の
出力信号電位がＶｏｏ−Ｖｒｐに充電される。インバー
タ８０の出力電位の充電により、１〜ランジスタ２１の
ドレイン、ゲート間の奇生キャパシタによるカンプリン
グによりこのトランジスタ２１のゲート電位が高い電位
に上昇する。これにより、トランジスタ２１を介してノ
ード５６がＶｏｏ−ＶＴＰに充電される。

次に、信号０ＵＴｆｆｉＶｓ　ｓに立ち下がると、イン
バータ７１の出力電位がＶｏｏになるので、第１のキャ
パシタ２２のカップリングにより、インバータ８０の出
力端の電位が上昇し、これによりノード５６の電位が前
記第２図の回路の場合と同様にＶｏ　Ｄ　−ＶＴ　Ｐ　
＋Ｖｍｇｎまで高めらレル。その後、信号遅延回路７５
における遅延時間τ５の後に、オア回路７３の出力がＶ
ｓｓに低下し、トランジスタ２１のゲート電位がトラン
ジスタ４２を介して下げられるので、トランジスタ２１
がオフする。その後のリーク動作及びプリチャージ・デ
ィスチャージ型インバータ２８におけるディスチャージ
動作は第２図のものと同様である。

第６図はこの発明の他の実施例の構成を示すブロック図
である。前記第１図の実施例回路におけるリーク電流検
出回路１１は、外部から供給されるパルス信＠アに基づ
いて始動されるような構成にされていたが、この実施例
回路ではリーク電流検出回路１１の代わりに７によって
制御されない複数のリーク電流検出回路１３を設け、前
記オア回路１２の出力信号ＯＵＴを始動用の外部入力信
号ＩＮと共にオア回路１４に供給し、このオア回路１４
の出力信号を上記各リーク電流検出回路１３に並列に供
給するように構成し、始動の際にはオア回路１４に信号
をＩＮを供給するようにしたものである。

この実施例で使用され得るリーク電流検出回路１３の基
本的な回路構成を第７図及び第８図にそれぞれ示す。第
７図のものは、上記オア回路１４の出力で制御されるト
ランスファゲート用の〜１チャネルＭＯ３Ｉ−ランジス
タ９０及びキャパシタ９１とからなるリークモニタ回路
９２と、このリークモニタ回路９２の出力ノード９３の
電位を検出するＰチャネル＼１０ＳＩ−ランジスタ９４
及びＮチアネルＭＯ８トランジスタ９５からなるインバ
ータ９Ｇとから構成されている。すなわち、この回路で
は、外部からの信号１．＼もしくは前記オア回路１２の
出力信号ＯＵＴによりトランジスタ９０がオン状態にさ
れると、このトランジスタ９０を介してキャパシタ９１
が充電される。充電後、キャパシタ９１からのリークに
より出力ノード９３の電位が手かすると、インバータ９
６の出力信号が反転し、この後、図示しない制御回路部
分で前記のようなリフレッシュ制御信号が発生される。

第８図のものは上記第７図回路中の０ＭＯ８型のインバ
ータ９６の代わりに、ＶＤＤとＶｓｓとの間にＮチャネ
ルＭＯＳトランジスタ９７、ＰチャネルＭＯＳトランジ
スタ９８及びＮチャネルＭＯＳトランジスタ９９とを直
Ａ１に挿入してプリチャージ・ディスチャージ型インバ
ータ　１００を設（プるようにしたものである。なお、
トランジスタ９７と９８との接続ノードに接続されたＮ
チャネルＭＯＳトランジスタ　１０１は、このインバー
タ　１００の出力ノード１０２の電位を調整するための
ものであり、このインバータ　１００のディスチャージ
はトランジスタ９９を予めオン状態にして出力ノード１
０２を放電することにより行われる。

［発明の効果］ 以上説明したようにこの発明によれば、集積回路化した
際にリフレッシュ動作が必要な回路におけるリークのば
らつきに強く、リフレッシュ動作の間欠的間隔を最適値
に設定することができるリフレッシュ制御回路を提供す
ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロック図、
第２図は上記実施例回路で使用されるリーク電流検出回
路の具体的回路図、第３図は上記実施例回路を集積回路
化した際のチップのパターン平面図、第４図は上記実施
例回路のタイミングチャート、第５図は上記実施例回路
で使用されるリーク電流検出回路の他の具体的回路図、
第６図はこの発明の他の実施例の構成を示すブロック図
、第７図及び第８図はそれぞれ上記第６図の実施例回路
で使用されるリーク電流検出回路の基本的な回路図、第
９図は一般的なリーク電流センス回路の回路図、第１０
図は周辺回路を含む一般的なリーク電流センス回路の回
路図である。 １１、　ｉ３・・・リーク電流検出回路、１２．　ｉ４
・・・オア回路、２１・・・トランスファゲート用のＭ
Ｏ８Ｉ−ランジスク、　２２．２３・・・キャパシタ、
２４・・・リークモニタ回路、２８・・・プリチャージ
・ディスチャージ型インバータ、３３・・・アンド回路
、３９．、４８．５３．７５．７９・・、信号遅延回路
。 出願人代理人　弁理士　鈴江武彦 １に３図 １ａｔ＋図

Claims (4)

【特許請求の範囲】
1. （１）キャパシタがそれぞれ設けられ、このキャパシタ
   に対して予め充電を行い、このキャパシタのリーク状態
   を検出してリフレッシュ制御信号を発生する複数のリー
   ク電流センス回路と、上記複数のリーク電流センス回路
   のうちキャパシタのリーク速度が最も速いもののリフレ
   ッシュ制御信号を選択する選択回路とを具備し、リフレ
   ッシュ動作が必要な回路のリフレッシュ動作を上記選択
   回路で選択されたリフレッシュ制御信号に基づいて制御
   するように構成したことを特徴とするリフレッシュ制御
   回路。
2. （２）前記複数のリーク電流センス回路が同一集積回路
   内に分散して配置されている特許請求の範囲第１項に記
   載のリフレッシュ制御回路。
3. （３）前記複数の各リーク電流センス回路がそれぞれ、
   電源投入時に発生されるパルス信号に基づいてそれぞれ
   の動作が開始するように構成されている特許請求の範囲
   第１項に記載のリフレッシュ制御回路。
4. （４）前記複数の各リーク電流センス回路はそれぞれ、
   トランスファゲートと、このトランスファゲートを介し
   て充電が行われるキャパシタと、このキャパシタの端子
   電位を検出する電位検出回路と、この電位検出回路の検
   出信号に基づいてリフレッシュ制御信号を発生するリフ
   レッシュ制御信号発生回路とから構成されている特許請
   求の範囲第１項に記載のリフレッシュ制御回路。