JPH087599Y2 - 昇圧信号発生回路 - Google Patents

Description

【考案の詳細な説明】 （産業上の利用分野） 本考案は、ダイナミックメモリのワードライン駆動信
号発生回路等に用いられる昇圧信号発生回路に関するも
のである。

（従来の技術） 従来、この種の昇圧信号発生回路としては、例えば第
２図のようなものがあった。以下、その構成を図を用い
て説明する。

第２図は、従来の昇圧信号発生回路の一構成例を示す
ブロック図である。

この昇圧信号発生回路は、低レベル（以下、“L"とい
う）と高レベル（以下、“H"という）に変化する入力信
号Viを入力するための入力端子１と、昇圧信号Voを出力
するための出力端子２とを備え、その入力端子１には、
入力信号Viを駆動するための第1,第２の信号発生手段3,
4が接続されている。第１の信号発生手段３の出力側ノ
ードN1には、コントロール手段５によりオン，オフ制御
される第１のトランジスタ６を介して出力端子２が接続
され、さらにその出力端子２には、その出力端子２を放
電するためのリセット手段７が接続されている。

第２の信号発生手段４の出力側ノードN2は、昇圧用の
キャパシタ８を介して回路内ノードN3に接続され、その
ノードN3がプリチャージ手段９に接続されている。ま
た、ノードN3と出力端子２間には、コントロール手段10
によってオン，オフ制御される第２のトランジスタ11が
接続されている。

以上の構成において、先ず第１の信号発生手段３の出
力により、第１のトランジスタ６を通して出力端子２が
充電される。次に、プリチャージ手段９によって電源電
位Vcc近傍にプリチャージされたノードN3は、第２の信
号発生手段４の出力により、キャパシタ８を通して昇圧
される。その後、コントロール手段５により第１のトラ
ンジスタ６がオフとなった後に、コントロール手段10に
よって第２のトランジスタ11のゲートをブートストラッ
プ制御（自己昇圧制御）することにより、ノードN3と出
力端子２との間で電荷分配が行われ、出力端子２から昇
圧信号Voが出力される。

（考案が解決しようとする課題） しかしながら、上記構成の昇圧信号発生回路では、次
のような問題点があった。

一般に、この種の昇圧信号発生回路では、その使用に
際して出力端子２に大きな負荷のつく場合が多く、それ
に対応して大きなパワーの昇圧信号Voを負荷に供給する
ためには、特に第１及び第２の信号発生手段3,4のパタ
ーンの規模を大きくして駆動能力を向上させることが必
要となる。ところが、このように駆動能力を大きくする
と、第１及び第２の信号発生手段3,4における電力消費
量が多くなるばかりか、昇圧信号発生回路全体のパター
ンの規模も大きくなり、低消費電力で、パターン規模の
小さな昇圧信号発生回路を得ることが困難であった。

本考案は、前記従来技術が持っていた課題として、パ
ターン面積の大形化と高消費電力化の点について解決し
た昇圧信号発生回路を提供するものである。

（課題を解決するための手段） 本考案は、前記課題を解決するために、出力端子を有
する昇圧信号発生回路において、入力信号に応答し、第
１の時に“L"から“H"に変化する駆動信号を第１のノー
ドより発生する信号発生手段と、前記第１のノードと前
記出力端子との間に接続され、前記第１の時から所定時
間経過する間、オン状態となって前記駆動信号を前記出
力端子へ供給し、前記所定時間経過後にオフ状態となる
第１のトランジスタと、前記第１のノードと第２のノー
ドとの間に接続されたキャパシタと、前記第２のノード
と前記出力端子との間に接続され、前記所定時間経過後
にオン状態となって前記第２のノードに現われる、前記
駆動信号より高いレベルの信号を前記出力端子へ供給す
る第２のトランジスタとを、備えている。

（作用） 本考案によれば、以上のように昇圧信号発生回路を構
成したので、第１の時に第１のトランジスタがオンする
ことによって第１のノードから出力される駆動信号で出
力端子が充電されると共に、該駆動信号によりキャパシ
タを通して第２のノードが昇圧されていく。第１の時か
ら所定時間経過すると、第１のトランジスタがオフする
と共に第２のトランジスタがオンし、その第２のトラン
ジスタを通して該駆動信号よりも高いレベルの第２のノ
ード上の信号で出力端子が昇圧される。この際、第１の
トランジスタのオン時にかかる信号発生手段の出力側負
荷と、第２のトランジスタのオン時にかかる信号発生手
段の出力側負荷とが時間的にずれるため、１つの信号発
生手段の駆動力で十分な電力供給能力が得られる。

（実施例） 第１図は、本考案の実施例を示す昇圧信号発生回路の
構成ブロック図である。

この昇圧信号発生回路は、接地電位Vssと電源電位Vcc
に変化する入力信号Viを入力するための入力端子21と、
昇圧信号Voを出力するための出力端子22とを備え、その
入力端子21には、入力信号Viを駆動して駆動信号を出力
する信号発生手段23が接続されている。この信号発生手
段23の出力側ノード（第１のノード）N11には、コント
ロール手段25によりオン，オフ制御される第１のトラン
ジスタ、例えば第１のＮチャネルMOSトランジスタ（以
下、NMOSという）26を介して出力端子22が接続され、さ
らにその出力端子22には、その出力端子22の電位を接地
電位Vssへ放電するためのリセット手段27が接続されて
いる。

信号発生手段23の出力側ノードN11は、例えばMOSキャ
パシタからなる昇圧用のキャパシタ28を介して回路内ノ
ード（第２のノード）N12に接続され、そのノードN12に
は、そのノードN12を電源電位Vccまでプリチャージする
ためのプリチャージ手段29が接続されている。また、ノ
ードN12と出力端子22間には、コントロール手段30によ
ってオン，オフ制御される第２のトランジスタ、例えば
第２のNMOS31が接続されている。

第３図は、第１図の回路構成例を示す図である。

信号発生手段23は、入力端子21とノードN11間に直列
接続されたインバータ23a,23bで構成され、その一方の
インバータ23aが、入力信号Vinを反転して第１の駆動信
号を出力側ノードN19へ出力し、その他方のインバータ2
3bが、ノードN19上の第１の駆動信号を反転して第２の
駆動信号を出力側ノードN11へ出力する機能を有してい
る。

第１のNMOS26をオン，オフ制御するコントロール手段
25は、ノードN11上の第２の駆動信号に基づき第１のNMO
S26をオン，オフ動作させる回路であり、ノードN11に接
続されたインバータ25aを有し、そのインバータ25aの出
力側ノードN20がNMOS25b及びノードN17を介して第１のN
MOS26のゲートに接続されている。NMOS25bのゲートは電
源電位Vccに接続されている。

リセット手段27は、ノードN19上の第１の駆動信号に
より出力端子22を接地電位Vssにする回路であり、ゲー
トがノードN19に接続されたNMOS27aを有し、そのNMOS27
aが出力端子22と接地電位Vssの間に接続されている。

プリチャージ手段29は、ノードN19上の第１の駆動信
号に基づき回路内ノードN12を電源電位Vccにプリチャー
ジする回路であり、一方の電極がノードN19に接続され
たキャパシタ29aを有し、そのキャパシタ29aの他方の電
極側のノードN18が負荷用NMOS29bを介して電源電位Vcc
に接続されると共にNMOS29cのゲートに接続されてい
る。このNMOS29cは、電源電位VccとノードN12の間に接
続されている。

第２のNMOS31を制御するコントロール手段30は、ノー
ドN12上の電位等に基づき第２のNMOS31をオン，オフ動
作させる回路であり、２個のインバータ30a,30b、５個
のNMOS30c〜30g、及び１個のキャパシタ30hより構成さ
れている。

インバータ30aはノードN20に接続され、そのインバー
タ30aの出力側ノードN21が、インバータ30bを介してノ
ードN16、及びNMOS30gのゲートに接続されると共に、NM
OS30c、ノードN14及びNMOS30fを介して接地電位Vssに接
続されている。NMOS30cのゲート側ノードN15はNMOS30d
を介してノードN16に接続され、さらにノードN12はNMOS
30e、ノードN13及びNMOS30gを介して接地電位Vssに接続
されている。ノードN14はNMOS30eのゲートに接続される
と共に、キャパシタ30hを介してノードN13に接続されて
いる。NMOS30fのゲートは、ノードN19に接続されてい
る。

なお、インバータ23a,23b,25a,30a,30bは、それぞれ
電源電位Vccと接地電位Vssの間に接続されている。

第４図は第３図の動作波形図であり、この図を参照し
つつ第１図及び第３図の動作を、以下の様に（１）〜
（４）に分けて説明する。なお、第４図中のVtはNMOSの
闘値電圧、αは昇圧電圧である。

（１）動作１ 入力信号ViがVssレベルの待機時においては、信号発
生手段23のインバータ23aによってノードN19がVccレベ
ルになり、さらにインバータ23bによってノードN11がVs
sレベルとなる。これにより、リセット手段27のNMOS27a
がオンして出力端子22上の昇圧信号VoがVssレベルにな
ると共に、ノードN19上のVccレベルにより、プリチャー
ジ手段29のキャパシタ29aを通してNMOS29cがオンし、ノ
ードN12がVccレベルにプリチャージされている。この
時、ノードN19のVccレベルによってコントロール手段30
のNMOS30fがオンし、ノードN14がVssレベルとなってい
るので、第２のNMOS31はオフしている。

（２）動作２ 入力信号ViがVccレベルのアクティブ時に変化する
と、信号発生手段23のノードN19がインバータ23aが持つ
遅延時間を経てVssレベルになり、その後（第１の
時）、ノードN11がインバータ23bが持つ遅延時間を経て
Vccレベルへと上昇する（ノードN11のレベルの変化が、
入力信号Viに対して遅延していることは、第４図の動作
波形図を見れば理解できる）。ノードN19上のVssレベル
により、リセット手段27のNMOS27aがオフすると共に、
プリチャージ手段29のNMOS29cがキャパシタ29aを通して
オフする。そして、ノードN11がVccレベルへと上昇して
いく過程においては、コントロール手段25のノードN20
はインバータ25aが持つ遅延時間により未だVccレベルで
あるため、第１のNMOS26はNMOS25bを通して導通状態に
ある。従って、出力端子22は、第１のNMOS26を通してノ
ードN11上の電位によりVccレベルへと充電されていく。
これと同時に、Vccレベルにプリチャージされているノ
ードN12は、キャパシタ28を通して昇圧される。

第１のNMOS26がオン状態にある場合、プリチャージ手
段29のNMOS29cがオフ、コントロール手段30のNMOS30eが
オフ、及び第２のNMOS31がオフ（第４図でノードN17の
レベルがVccレベル以上の期間であり、ノードN14のレベ
ルがVssレベルの期間）である。すなわち、第１のNMOS2
6がオン状態である期間においては、キャパシタ28の他
端（出力端子22が接続されていない側）はフローティン
グである。従って、信号発生手段23からキャパシタ28を
見た場合、充放電を行う経路が存在しないため、このキ
ャパシタ28は信号発生手段23から見ると無負荷と見なせ
る。よって、信号発生手段23におけるインバータ23bの
出力側にかかる負荷は、ほぼ出力端子22に接続される外
部の負荷のみとなる。この時の負荷をＡとする。

（３）動作３ 出力端子22がVccレベルに充電されると、コントロー
ル手段25のノードN20がVccレベルからVssレベルへと降
下し、NMOS25bを通してノードN17もVssレベルへと降下
し、第１のNMOS26はオフ状態となる。即ち、このNMOS26
は、ノードN11のレベルがVccレベルになった時（第１の
時）から、インバータ25aが持つ遅延時間経過してノー
ドN17がVssレベルへと降下したときに、オフ状態とな
る。これにより、インバータ23bの出力側は、出力端子2
2の負荷Ａから切離される。

（４）動作４ 次に、コントロール手段30のノードN21が、インバー
タ23bの出力からみてインバータ25a及びインバータ30a
が持つ遅延時間経過してVssレベルからVccレベルになる
（ノードN21のレベルの変化が、ノードN11のレベルの変
化に対して遅延していることは、第４図の動作波形図を
見れば理解できる）。

そして、ノードN21がVccレベルへと上昇していく過程
においては、ノードN16はインバータ30bが持つ遅延時間
により未だVccレベルであるため、NMOS30cはNMOS30dを
通して導通状態にある。従って、ノードN14は、NMOS30c
を通して充電される。その後、インバータ30bが持つ遅
延時間経過後、ノードN16はVccレベルからVssレベルに
降下する。すると、NMOS30dを通してNMOS30cがオフする
と共に、NMOS30gがオフする。ノードN13は、NMOS30eを
通してノードN12の電荷で充電され始める。

ノードN13が充電されていくと、ノードN14はキャパシ
タ30hを通して突き上げられ、 ノードN14のレベル−ノードN13のレベル＞Vt の関係を保持したままノードN14とN13がほぼ同電位にな
るまで、ノードN14のレベルが上昇する。すると、第２
のNMOS31が完全に導通し、ノードN12の電荷が出力端子2
2に流れ込み、この出力端子22からは（Vcc＋α）レベル
の昇圧信号Voが出力される。

第２のNMOS31がオン状態である期間においては、キャ
パシタ28の他端（出力端子22が接続されていない側）が
出力端子22（すなわち、出力端子22に接続された外部負
荷）に接続されている。つまり、信号発生手段23からキ
ャパシタ28を見た場合、充放電を行う経路が存在するた
め、このキャパシタ28は信号発生手段23から見ると負荷
と見なせる。よって、信号発生手段23におけるインバー
タ23bの出力側にかかる負荷は、主にキャパシタ28及び
出力端子22に接続される外部の負荷となる。この時の負
荷をＢとする。

以上のように、本実施例では、信号発生手段23におけ
るインバータ23bの出力側にかかる負荷Ａと負荷Ｂとが
時間的にずれているため、従来のようにそれぞれの負荷
に対して設けていた２個の信号発生手段3,4に代えて１
個の信号発生手段23で足り、それによって昇圧信号発生
回路のパターン面積の縮小と、消費電力の減少が可能と
なる。従って、この昇圧信号発生回路は、ダイナミック
メモリのワードライン駆動信号発生回路等の種々の半導
体装置に適用できる。

なお、本考案は図示の実施例に限定されず、例えば、
第1,第２のNMOS26,31をＰチャネルMOSトランジスタ（以
下、PMOSという）や、NMOSとPMOSを並列接続したアナロ
グスイッチ等のスイッチで構成したり、コントロール手
段25,30、リセット手段27及びプリチャージ手段29を、P
MOSや相補型MOSトランジスタ（CMOS）等で構成したり、
さらには信号発生手段23を第３図以外の回路で構成する
等、種々の変形が可能である。

（考案の効果） 以上詳細に説明したように、本考案によれば、第１の
トランジスタがオンするタイミングと、第２のトランジ
スタがオンするタイミングとをずらし、第１のトランジ
スタがオンする時は、“H"の駆動信号を出力端子へ供給
すると共に、キャパシタの他端である第２のノードを出
力端子から電気的に絶縁し、第２のトランジスタがオン
する時は、この第２のノードに現われる、前記“H"より
も高いレベルの信号を出力端子に供給するようにしてい
る。つまり、初期の動作において、キャパシタの他端で
ある第２のノードを出力端子から電気的に絶縁するよう
にしているので、信号発生手段の出力側負荷が初期の動
作とその後の動作とで分散される。従って、回路全体の
消費電力を低減でき、しかも、１つの信号発生手段の駆
動力で十分な電力供給能力が得られるので、回路パター
ン面積を縮小できる。

【図面の簡単な説明】

第１図は本考案の実施例を示す昇圧信号発生回路の構成
ブロック図、第２図は従来の昇圧信号発生回路の構成ブ
ロック図、第３図は第１図の回路構成例を示す図、第４
図は第３図の動作波形図である。 21……入力端子、22……出力端子、23……信号発生手
段、25,30……コントロール手段、26,31……第1,第２の
NMOS、27……リセット信号、28……キャパシタ、29……
プリチャージ手段、N12……回路内ノード、Vi……入力
信号、Vo……昇圧信号。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】出力端子を有する昇圧信号発生回路におい
   て、 入力信号に応答し、第１の時に低レベルから高レベルに
   変化する駆動信号を第１のノードより発生する信号発生
   手段と、 前記第１のノードと前記出力端子との間に接続され、前
   記第１の時から所定時間経過する間、オン状態となって
   前記駆動信号を前記出力端子へ供給し、前記所定時間経
   過後にオフ状態となる第１のトランジスタと、 前記第１のノードと第２のノードとの間に接続されたキ
   ャパシタと、 前記第２のノードと前記出力端子との間に接続され、前
   記所定時間経過後にオン状態となって前記第２のノード
   に現われる、前記駆動信号より高いレベルの信号を前記
   出力端子へ供給する第２のトランジスタとを、 備えたことを特徴とする昇圧信号発生回路。