JPS62126431A - デ−タ制御装置 - Google Patents
デ−タ制御装置Info
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- JPS62126431A JPS62126431A JP60266118A JP26611885A JPS62126431A JP S62126431 A JPS62126431 A JP S62126431A JP 60266118 A JP60266118 A JP 60266118A JP 26611885 A JP26611885 A JP 26611885A JP S62126431 A JPS62126431 A JP S62126431A
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- JP
- Japan
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- ram
- read
- data
- timing
- gate
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K15/00—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K15/00—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers
- G06K15/02—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers
- G06K15/18—Conditioning data for presenting it to the physical printing elements
- G06K15/1848—Generation of the printable image
- G06K15/1856—Generation of the printable image characterized by its workflow
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Record Information Processing For Printing (AREA)
- Dot-Matrix Printers And Others (AREA)
- Laser Beam Printer (AREA)
- Accessory Devices And Overall Control Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ホストから転送されるコードデータ等の文
章情報をランダムアクセスメモリに添加するデータ制御
装置に関するものである。
章情報をランダムアクセスメモリに添加するデータ制御
装置に関するものである。
従来、ホストコンピュータ等から送出されるコードデー
タ等の文章情報を内部のランダムアクセスメモリ上にビ
ットイメージとして展開し、展開終了後、読み出し出力
する方式のレーザビームプリンタ等の文章出力装置にお
いては、前記ランダムアクセスメモリ（以下ＲＡＭと云
う）へのビットデータの書き込みは、いわゆる重ね書き
を行う必要がある。
タ等の文章情報を内部のランダムアクセスメモリ上にビ
ットイメージとして展開し、展開終了後、読み出し出力
する方式のレーザビームプリンタ等の文章出力装置にお
いては、前記ランダムアクセスメモリ（以下ＲＡＭと云
う）へのビットデータの書き込みは、いわゆる重ね書き
を行う必要がある。
すなわち、第５図（ａ）に示すパターンを出力する場合
は、第５図（ｂ）に示すパターンをＲＡＭにまず書き込
んだ後、第５図（Ｃ）に示すパターンを重ね書きするわ
けである。
は、第５図（ｂ）に示すパターンをＲＡＭにまず書き込
んだ後、第５図（Ｃ）に示すパターンを重ね書きするわ
けである。
書き込むべきパターンが単に書くだけのものか、重ね書
きを必要とするものかを判別することは非常に難しいの
で、あらかじめ書き込むべきＲＡＭをクリアしておく必
要がある。従って、ＲＡＭ上に展開し終り、これを再び
読み出して印字を終了した部分については、その都度ク
リアしておく必要がある。
きを必要とするものかを判別することは非常に難しいの
で、あらかじめ書き込むべきＲＡＭをクリアしておく必
要がある。従って、ＲＡＭ上に展開し終り、これを再び
読み出して印字を終了した部分については、その都度ク
リアしておく必要がある。
一方、同一のページを複数枚出力するような場合は、Ｒ
ＡＭから読み出して印字を終了した部分について、その
都度クリアしたのではホストコンピュータから送出され
る同一のコードデータをコピ一枚数に応じてＲＡＭ上に
複数回同一のビットイメージを展開しなければならない
。
ＡＭから読み出して印字を終了した部分について、その
都度クリアしたのではホストコンピュータから送出され
る同一のコードデータをコピ一枚数に応じてＲＡＭ上に
複数回同一のビットイメージを展開しなければならない
。
このため、文章出力装置が低速でＣＰＵ （制御部）の
処理速度が十分に間に合うものであれば、ＣＰＵのみの
動作によって実現できるが、レーザビームプリンタ等の
高速の文章出力装置においては、ＣＰＵの動作では間に
合わず、高速のサブプロセッサを使用してＣＰＵと並列
処理を行うのが通常であり、そのため、処理装置全体が
非常に高価になってしまう等の問題点があった。
処理速度が十分に間に合うものであれば、ＣＰＵのみの
動作によって実現できるが、レーザビームプリンタ等の
高速の文章出力装置においては、ＣＰＵの動作では間に
合わず、高速のサブプロセッサを使用してＣＰＵと並列
処理を行うのが通常であり、そのため、処理装置全体が
非常に高価になってしまう等の問題点があった。
この発明は、上記の問題点を解消するためになされたも
ので、高速処理の必要なプリンタに対しても高価なプロ
セッサを設けることなく、データの高速処理を行える安
価なデータ制御装置を得ることを目的とする。
ので、高速処理の必要なプリンタに対しても高価なプロ
セッサを設けることなく、データの高速処理を行える安
価なデータ制御装置を得ることを目的とする。
この発明に係るデータ制御装置は、制御部の読出し制御
に並行して、ランダムアクセスメモリより読み出される
ビットイメージの消去タイミングを制御するとともに、
制御部の書込み制御に並行して、ランダムアクセスメモ
リに展開されたビットイメージへの重ね書きタイミング
を制御するタイミング信号発生手段を設けたものである
。
に並行して、ランダムアクセスメモリより読み出される
ビットイメージの消去タイミングを制御するとともに、
制御部の書込み制御に並行して、ランダムアクセスメモ
リに展開されたビットイメージへの重ね書きタイミング
を制御するタイミング信号発生手段を設けたものである
。
この発明においては、タイミング信号発生手段が、制御
部の読出し制御に並行してランダムアクセスメモリに展
開されたビットイメージを消去させるタイミングと、同
じく制御部の書込み制御に並行してランダムアクセスメ
モリに展開されたビットイメージに重ねるビットイメー
ジとの書き込みタイミングを制御する。
部の読出し制御に並行してランダムアクセスメモリに展
開されたビットイメージを消去させるタイミングと、同
じく制御部の書込み制御に並行してランダムアクセスメ
モリに展開されたビットイメージに重ねるビットイメー
ジとの書き込みタイミングを制御する。
第１図はこの発明の一実施例を示すデータ制御装置の構
成を説明するブロック図であり、１は例えば８ビツトで
構成されるＣＰＵの双方向データバスであり、文字のビ
ットイメージデータが転送される。２は例えば１６ビツ
トのアドレスバスで、ＲＡＭ７の書き込みアドレスおよ
び読み出しアドレスを指定する。３，４はアンドゲート
で、アンドゲート出力３ａ、４ａを出力する。５．６は
オアゲートで、オアゲート出力５ａ、６ａを出力する。
成を説明するブロック図であり、１は例えば８ビツトで
構成されるＣＰＵの双方向データバスであり、文字のビ
ットイメージデータが転送される。２は例えば１６ビツ
トのアドレスバスで、ＲＡＭ７の書き込みアドレスおよ
び読み出しアドレスを指定する。３，４はアンドゲート
で、アンドゲート出力３ａ、４ａを出力する。５．６は
オアゲートで、オアゲート出力５ａ、６ａを出力する。
８はラッチで、ＲＡＭ７から読み出されるリードデータ
７ａをう・ンチする。９はスリーステートゲートで、Ｃ
ＰＵのリード／ライト信号１０の状態に応じてラッチ出
力８ａをゲート出力９ａとして双方向データパスコに出
力する。１１は状態信号で、コピー出力時、ＲＡＭ７を
ＣＰＵのリード動作時にクリアしない場合、ＣＰＵのリ
ード動作時に「ＨＪレベルとなり、ＲＡＭ７をＣＰＵの
リード動作時にクリアする場合、ＣＰＵのリード動作時
にｒＬＪ レベルとなる。なお、ＣＰＵのライト時は、
状態信号１１はｆＨＪ 、ｒＬＪレベルのどちらであ
っても構わない。１２はタイミング信号発生装置で、Ｃ
ＰＵから送出される起動信号１３に同期して、ラッチ８
にイネーブル信号１２ａを送出するとともに、ＲＡＭ７
に書き込み信号１２ｂを送出する。
７ａをう・ンチする。９はスリーステートゲートで、Ｃ
ＰＵのリード／ライト信号１０の状態に応じてラッチ出
力８ａをゲート出力９ａとして双方向データパスコに出
力する。１１は状態信号で、コピー出力時、ＲＡＭ７を
ＣＰＵのリード動作時にクリアしない場合、ＣＰＵのリ
ード動作時に「ＨＪレベルとなり、ＲＡＭ７をＣＰＵの
リード動作時にクリアする場合、ＣＰＵのリード動作時
にｒＬＪ レベルとなる。なお、ＣＰＵのライト時は、
状態信号１１はｆＨＪ 、ｒＬＪレベルのどちらであ
っても構わない。１２はタイミング信号発生装置で、Ｃ
ＰＵから送出される起動信号１３に同期して、ラッチ８
にイネーブル信号１２ａを送出するとともに、ＲＡＭ７
に書き込み信号１２ｂを送出する。
次に第２図（ａ）〜（ｉ）を参照しながらＲＡＭ７への
重ね書き込みタイミング制御動作について説明する。
重ね書き込みタイミング制御動作について説明する。
第２図（ａ） 〜（ｉ）は第１図に示すＲＡＭ７への重
ね書き動作を説明するタイミングチャートであり、同図
（ａ）は起動信号１３を示し、同図（ｂ）はイネーブル
信号１２ａを示し、同図（ｃ）は書き込み信号１２ｂを
示し、同図（ｄ）はリード／ライト信号１ｏを示し、同
図（ｅ）は状態信号１１で、１ｒＨＪ レベル状態であ
る。同図（ｆ）はアドレスバス２の状態を示し、同図（
ｇ）は双方向データパスコ上の、例えば文字等のドツト
パターン情報１ａを示し、同図（ｈ）はリードデータ７
ａを示し、同図（ｉ）はオアゲート出力（重ね書きデー
タ）５ａを示している。
ね書き動作を説明するタイミングチャートであり、同図
（ａ）は起動信号１３を示し、同図（ｂ）はイネーブル
信号１２ａを示し、同図（ｃ）は書き込み信号１２ｂを
示し、同図（ｄ）はリード／ライト信号１ｏを示し、同
図（ｅ）は状態信号１１で、１ｒＨＪ レベル状態であ
る。同図（ｆ）はアドレスバス２の状態を示し、同図（
ｇ）は双方向データパスコ上の、例えば文字等のドツト
パターン情報１ａを示し、同図（ｈ）はリードデータ７
ａを示し、同図（ｉ）はオアゲート出力（重ね書きデー
タ）５ａを示している。
図示しないホスト装置から送出されるコード情報は、や
はり図示しないＣＰＵによって対応するドツトパターン
情報（第２図（ｇ）に示すドツトパターンデータ１ａ）
に変換され、双方向データバス１に出力される。次いで
、ＣＰＵは双方向データパスコに出力したドツトパター
ンデータ１ａをＲＡＭ７上に展開するため、ＲＡＭ７に
対しアドレスバス２にアドレス情報を出力し、リード／
ライト信号１０を「Ｈ」レベルに設定する。その後、タ
イミング信号発生装置１２に起動信号］３を送出し、タ
イミング信号発生装置１２を起動させる。
はり図示しないＣＰＵによって対応するドツトパターン
情報（第２図（ｇ）に示すドツトパターンデータ１ａ）
に変換され、双方向データバス１に出力される。次いで
、ＣＰＵは双方向データパスコに出力したドツトパター
ンデータ１ａをＲＡＭ７上に展開するため、ＲＡＭ７に
対しアドレスバス２にアドレス情報を出力し、リード／
ライト信号１０を「Ｈ」レベルに設定する。その後、タ
イミング信号発生装置１２に起動信号］３を送出し、タ
イミング信号発生装置１２を起動させる。
アドレスバス２よりアドレス情報を受けたＲＡＭ７は所
定のアクセスタイムを経た後、リードデータ７ａをラッ
チ８に対して第２図（ｈ）に示すタイミング１時に出力
する。ラッチ８はリードデータ７ａをタイミング信号発
生装置１２より出力されるイネーブル信号１２ａに同期
してラッチする。このとき、リード／ライト信号１０は
ｒＨＪレベルであるため、アンドゲート３，４は開いて
いる。従って、ラッチ出力８ａとアンドゲート出力４ａ
および双方向データバス１の内容とアンドゲート出力３
ａとはそれぞれ一致する。なお、オアゲート６において
、リード／ライト信号１０は！’Ｈｊ レベルであるた
め、状態信号１１のＴＨｌＬＪ レベルに関わらず、オ
アゲート６のオアゲート出力５ａはｆＨｊレベルとなる
ことは云うまでもない。また、このとき、スリーステー
トゲート９は閉じている。
定のアクセスタイムを経た後、リードデータ７ａをラッ
チ８に対して第２図（ｈ）に示すタイミング１時に出力
する。ラッチ８はリードデータ７ａをタイミング信号発
生装置１２より出力されるイネーブル信号１２ａに同期
してラッチする。このとき、リード／ライト信号１０は
ｒＨＪレベルであるため、アンドゲート３，４は開いて
いる。従って、ラッチ出力８ａとアンドゲート出力４ａ
および双方向データバス１の内容とアンドゲート出力３
ａとはそれぞれ一致する。なお、オアゲート６において
、リード／ライト信号１０は！’Ｈｊ レベルであるた
め、状態信号１１のＴＨｌＬＪ レベルに関わらず、オ
アゲート６のオアゲート出力５ａはｆＨｊレベルとなる
ことは云うまでもない。また、このとき、スリーステー
トゲート９は閉じている。
また、アンドゲート出力４ａとアンドゲート出力３ａは
オアゲート６により論理和がとられ、オアゲート出力５
ａとしてタイミング信号発生装置１２より出力される書
き込み信号１２ｂに同期してＲＡＭ７に書き込まれる。
オアゲート６により論理和がとられ、オアゲート出力５
ａとしてタイミング信号発生装置１２より出力される書
き込み信号１２ｂに同期してＲＡＭ７に書き込まれる。
これにより、ＲＡＭ７に書き込まれていたデータとデー
タバス１上のデータとのオア情報が再度ＲＡＭ７に書き
込まれ、重ね書きが行われる。
タバス１上のデータとのオア情報が再度ＲＡＭ７に書き
込まれ、重ね書きが行われる。
次に第３図（ａ）〜（ｉ）を参照しながら第１図に示す
ＲＡＭ７の消去タイミング制御動作について説明する。
ＲＡＭ７の消去タイミング制御動作について説明する。
第３図（ａ） 〜（ｆ）は第１図に示すＲＡＭ７の消去
動作を説明するタイミングチャートであり、第２図（ａ
）〜（ｉ）と同一のものには同じ符号を付している。Ｒ
ＡＭ７上に展開されたドツトパターンデータ１ａは展開
完了後、図示しない印字部へ送られる。この際、ＲＡＭ
７上に展開されたドツトパターンデータ１ａを１枚しか
出力しない場合および一旦送られてきたドツトパターン
データはもはや保存する必要がなく、重ね書きの都合上
もその部分のアドレスのＲＡＭの内容はクリアする必要
がある。ＣＰＵはＲＡＭ７上に展開されたドツトパター
ンデータ１ａを双方向データバス１を介して図示しない
印字部へ送るため、ＲＡＭ７の内容を読み出すためにＲ
ＡＭ６に対してアドレス情報をアドレスバス２に送ると
ともに、リード／ライト信号１０をＦＬｊ レベル、状
態信号１１をｆＬＪ レベルに設定する。さらに第３図
（ａ）に示すタイミングで、タイミング信号発生装置１
２を起動させる。次いで、所定のアクセスタイムを経た
後、ＲＡＭ６からはリードデータ７ａが出力され、イネ
ーブル信号１２ａに同期してラッチ８にラッチされる。
動作を説明するタイミングチャートであり、第２図（ａ
）〜（ｉ）と同一のものには同じ符号を付している。Ｒ
ＡＭ７上に展開されたドツトパターンデータ１ａは展開
完了後、図示しない印字部へ送られる。この際、ＲＡＭ
７上に展開されたドツトパターンデータ１ａを１枚しか
出力しない場合および一旦送られてきたドツトパターン
データはもはや保存する必要がなく、重ね書きの都合上
もその部分のアドレスのＲＡＭの内容はクリアする必要
がある。ＣＰＵはＲＡＭ７上に展開されたドツトパター
ンデータ１ａを双方向データバス１を介して図示しない
印字部へ送るため、ＲＡＭ７の内容を読み出すためにＲ
ＡＭ６に対してアドレス情報をアドレスバス２に送ると
ともに、リード／ライト信号１０をＦＬｊ レベル、状
態信号１１をｆＬＪ レベルに設定する。さらに第３図
（ａ）に示すタイミングで、タイミング信号発生装置１
２を起動させる。次いで、所定のアクセスタイムを経た
後、ＲＡＭ６からはリードデータ７ａが出力され、イネ
ーブル信号１２ａに同期してラッチ８にラッチされる。
このとき、リード／ライト信号１ｏはｒＬＪ レベルで
あるため、スリーステートゲート９は開いており、双方
向データバス１へＲＡＭ６からのリードデータ７ａと同
一の内容が送り込まれる。また、リード／ライト信号１
ｏおよび状態信号１１ともにｌＬ」レベルであるため、
オアゲート出力６ａはｆＬｊレベルとなり、その結果、
アンドゲート４およびアンドゲート３は閉じた状態とな
る。従って、アンドゲート出力４ａ、３ａはいずれも全
て”（Ｌ２ レベルであり、よってオアゲート出力５ａ
もＩＬ」レベルとなる。このため、タイミング信号発生
装置１２より出力される書き込み信号１２ｂに同期して
ＲＡＭ７には全て１ｒＬｊ レベルであるオアゲート出
力５ａが書き込まれ、結果としてＲＡＭ７がクリアされ
る。
あるため、スリーステートゲート９は開いており、双方
向データバス１へＲＡＭ６からのリードデータ７ａと同
一の内容が送り込まれる。また、リード／ライト信号１
ｏおよび状態信号１１ともにｌＬ」レベルであるため、
オアゲート出力６ａはｆＬｊレベルとなり、その結果、
アンドゲート４およびアンドゲート３は閉じた状態とな
る。従って、アンドゲート出力４ａ、３ａはいずれも全
て”（Ｌ２ レベルであり、よってオアゲート出力５ａ
もＩＬ」レベルとなる。このため、タイミング信号発生
装置１２より出力される書き込み信号１２ｂに同期して
ＲＡＭ７には全て１ｒＬｊ レベルであるオアゲート出
力５ａが書き込まれ、結果としてＲＡＭ７がクリアされ
る。
次に第４図（ａ）〜（ｉ）を参照しながら複数枚出力時
におけるＣＰＵのリード動作について説明する。
におけるＣＰＵのリード動作について説明する。
第４図（ａ）〜（ｉ）は第１図の動作を説明するタイミ
ングチャートであり、第２図（ａ）〜（ｉ）と同一のも
のには同じ符号を付している。
ングチャートであり、第２図（ａ）〜（ｉ）と同一のも
のには同じ符号を付している。
複数枚のコピーを行う場合は、前述した１枚のみの出力
時とは異なり、ＲＡＭ−７からドツトパターンデータ１
ａを読み出し、印字に送る都度ＲＡＭ７をクリアする必
要はなく、複数枚の内の最後のページについてのみ前述
のようにクリアすればよい。
時とは異なり、ＲＡＭ−７からドツトパターンデータ１
ａを読み出し、印字に送る都度ＲＡＭ７をクリアする必
要はなく、複数枚の内の最後のページについてのみ前述
のようにクリアすればよい。
ＣＰＵは前述のクリアする場合と同様にＲＡＭ７に対し
てアドレスバス２に対してアドレス情報（第４図（ｆ）
に示す）を送るとともに、リード／ライト信号１０（第
４図（ｄ）に示す）をｒＬｊレベルにする。一方、状態
信号１１ （第４図（ｅ）に示す）は前述のクリア時と
は異なり、ｒＨＪ レベルとする。さらに、タイミング
信号発生装置１２に起動信号１３（第４図（ａ）に示す
）を送り起動をかけ、所定のアクセスタイムの後、ＲＡ
Ｍ７からはリードデータ７ａ （第４図（ｈ）に示す
）が出力されイネーブル信号１２ａ（第４図（ａ）に示
す）に同期してラッチ８にラッチされる。このとき、リ
ード／ライト信号１゜はＦＬｊレベルであるため、スリ
ーステートゲート９は開き、アンドゲート３は閉じた状
態となっている。従って、ＲＡＭ７がら送出されるリー
ドデータ７ａと同一の内容が双方向データバス１に送ら
れる。また、このとき、アンドゲート出力３ａは全て１
ｒＬＪレベルとなっていて、状態信号１１が「Ｈ」レベ
ルであるので、オアゲート６のオアゲート出力６ａは必
ずｆＨｊ レベルとなり、アンドゲート４は開いている
。よってラッチ８のラッチ出力８ａとアンドゲート出力
４ａと同じ情報となる。このとき、アンドゲート出力３
ａは全て］’ＬＪ レベルであるため、ラッチ出力８ａ
とアンドゲート出力５ａ （第４図（ｉ）に示す）と
は同じ情報となる。このため、ＲＡＭ７へはタイミング
信号発生装置１２から出方する書き込み信号１２ｂに同
期してリードデータ７ａと同一のアンドゲート出力５ａ
が書き込まれる。すなわち、ＲＡＭ７の内容は何ら変化
することなく、前のデータが保存されることになる。そ
して、複数枚コピーの時の最終枚目は、前述のクリア時
と同様に状態信号１１をｆＬｊレベルに設定することで
、同様にＲＡＭ７上のデータをクリアできる。
てアドレスバス２に対してアドレス情報（第４図（ｆ）
に示す）を送るとともに、リード／ライト信号１０（第
４図（ｄ）に示す）をｒＬｊレベルにする。一方、状態
信号１１ （第４図（ｅ）に示す）は前述のクリア時と
は異なり、ｒＨＪ レベルとする。さらに、タイミング
信号発生装置１２に起動信号１３（第４図（ａ）に示す
）を送り起動をかけ、所定のアクセスタイムの後、ＲＡ
Ｍ７からはリードデータ７ａ （第４図（ｈ）に示す
）が出力されイネーブル信号１２ａ（第４図（ａ）に示
す）に同期してラッチ８にラッチされる。このとき、リ
ード／ライト信号１゜はＦＬｊレベルであるため、スリ
ーステートゲート９は開き、アンドゲート３は閉じた状
態となっている。従って、ＲＡＭ７がら送出されるリー
ドデータ７ａと同一の内容が双方向データバス１に送ら
れる。また、このとき、アンドゲート出力３ａは全て１
ｒＬＪレベルとなっていて、状態信号１１が「Ｈ」レベ
ルであるので、オアゲート６のオアゲート出力６ａは必
ずｆＨｊ レベルとなり、アンドゲート４は開いている
。よってラッチ８のラッチ出力８ａとアンドゲート出力
４ａと同じ情報となる。このとき、アンドゲート出力３
ａは全て］’ＬＪ レベルであるため、ラッチ出力８ａ
とアンドゲート出力５ａ （第４図（ｉ）に示す）と
は同じ情報となる。このため、ＲＡＭ７へはタイミング
信号発生装置１２から出方する書き込み信号１２ｂに同
期してリードデータ７ａと同一のアンドゲート出力５ａ
が書き込まれる。すなわち、ＲＡＭ７の内容は何ら変化
することなく、前のデータが保存されることになる。そ
して、複数枚コピーの時の最終枚目は、前述のクリア時
と同様に状態信号１１をｆＬｊレベルに設定することで
、同様にＲＡＭ７上のデータをクリアできる。
以上説明したように、この発明は制御部の読出し制御に
並行して、ランダムアクセスメモリより読み出されるビ
ットイメージの消去タイミングを制御するとともに、制
御部の書込み制御に並行して、ランダムアクセスメモリ
に展開されたビットイメージへの重ね書きタイミングを
制御するタイミング信号発生手段を設けたので、制御部
、例えばＣＰＵの処理速度を著しく向上できるとともに
、ＣＰＵの負担を大幅に低減できる。また、同一のタイ
ミング信号発生手段によりタイミングを制御できるので
、高速処理の必要なプリンタに対しても高価なプロセッ
サを設けることなく、データの高速処理を行える等の利
点を有する。
並行して、ランダムアクセスメモリより読み出されるビ
ットイメージの消去タイミングを制御するとともに、制
御部の書込み制御に並行して、ランダムアクセスメモリ
に展開されたビットイメージへの重ね書きタイミングを
制御するタイミング信号発生手段を設けたので、制御部
、例えばＣＰＵの処理速度を著しく向上できるとともに
、ＣＰＵの負担を大幅に低減できる。また、同一のタイ
ミング信号発生手段によりタイミングを制御できるので
、高速処理の必要なプリンタに対しても高価なプロセッ
サを設けることなく、データの高速処理を行える等の利
点を有する。
第１図はこの発明の一実施例を示すデータ制御装置の構
成を説明するブロック図、第２図（ａ）〜（ｉ）は第１
図に示すＲＡＭへの重ね書き動作を説明するタイミング
チャート、第３図（ａ）〜（ｉ）は第１図に示すＲＡＭ
の消去動作を説明するタイミングチャート、第４図（ａ
）〜（ｉ）は第１図の動作を説明するタイミングチャー
ト、第５図（ａ）〜（Ｃ）はパターンの重ね合せを説明
する模式図である。 図中、１は双方向データバス、２はアドレスバス、３，
４はアンドゲート、５，６はオアゲート、７はＲＡＭ、
８はラッチ、９はスリーステートゲート、１２はタイミ
ング信号発生装置である。 ＯＮ！ 円 ♀ ” Ｎｒ−ｔ！！Ｌｌ”）＜
ｊ：ｌ ＬＩ ？） Φ
−３５０３至ｐ 旦ｉ；３εこ （ａ） 第５図 （ｂ） （ｃ）
成を説明するブロック図、第２図（ａ）〜（ｉ）は第１
図に示すＲＡＭへの重ね書き動作を説明するタイミング
チャート、第３図（ａ）〜（ｉ）は第１図に示すＲＡＭ
の消去動作を説明するタイミングチャート、第４図（ａ
）〜（ｉ）は第１図の動作を説明するタイミングチャー
ト、第５図（ａ）〜（Ｃ）はパターンの重ね合せを説明
する模式図である。 図中、１は双方向データバス、２はアドレスバス、３，
４はアンドゲート、５，６はオアゲート、７はＲＡＭ、
８はラッチ、９はスリーステートゲート、１２はタイミ
ング信号発生装置である。 ＯＮ！ 円 ♀ ” Ｎｒ−ｔ！！Ｌｌ”）＜
ｊ：ｌ ＬＩ ？） Φ
−３５０３至ｐ 旦ｉ；３εこ （ａ） 第５図 （ｂ） （ｃ）
Claims (1)
- ホストから送られる文章情報をランダムアクセスメモリ
上にビットイメージに展開し、展開されたビットイメー
ジを読み出して印字を行う装置において、制御部の読出
し制御に並行して、ランダムアクセスメモリより読み出
されるビットイメージの消去タイミングを制御するとと
もに、制御部の書込み制御に並行して、前記ランダムア
クセスメモリに展開されたビットイメージへの重ね書き
タイミングを制御するタイミング信号発生手段を具備し
たことを特徴とするデータ制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60266118A JPH07117886B2 (ja) | 1985-11-28 | 1985-11-28 | デ−タ制御装置 |
| US09/390,984 US6577313B1 (en) | 1985-11-28 | 1995-02-07 | Image data control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60266118A JPH07117886B2 (ja) | 1985-11-28 | 1985-11-28 | デ−タ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62126431A true JPS62126431A (ja) | 1987-06-08 |
| JPH07117886B2 JPH07117886B2 (ja) | 1995-12-18 |
Family
ID=17426570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60266118A Expired - Lifetime JPH07117886B2 (ja) | 1985-11-28 | 1985-11-28 | デ−タ制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6577313B1 (ja) |
| JP (1) | JPH07117886B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8139264B2 (en) * | 2006-09-21 | 2012-03-20 | Xerox Corporation | System and method of overwriting image data with random patterns |
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| Publication number | Priority date | Publication date | Assignee | Title |
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Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4270125A (en) * | 1976-09-13 | 1981-05-26 | Rca Corporation | Display system |
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| EP0106121B1 (en) * | 1982-09-20 | 1989-08-23 | Kabushiki Kaisha Toshiba | Video ram write control apparatus |
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| US4658299A (en) | 1983-10-12 | 1987-04-14 | Canon Kabushiki Kaisha | Image processing system |
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| JPS62256088A (ja) * | 1986-04-30 | 1987-11-07 | Toshiba Corp | 画像処理装置 |
-
1985
- 1985-11-28 JP JP60266118A patent/JPH07117886B2/ja not_active Expired - Lifetime
-
1995
- 1995-02-07 US US09/390,984 patent/US6577313B1/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57136683A (en) * | 1981-02-18 | 1982-08-23 | Nippon Electric Co | Image data processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07117886B2 (ja) | 1995-12-18 |
| US6577313B1 (en) | 2003-06-10 |
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