JPS6212687B2 - - Google Patents
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- Publication number
- JPS6212687B2 JPS6212687B2 JP2035479A JP2035479A JPS6212687B2 JP S6212687 B2 JPS6212687 B2 JP S6212687B2 JP 2035479 A JP2035479 A JP 2035479A JP 2035479 A JP2035479 A JP 2035479A JP S6212687 B2 JPS6212687 B2 JP S6212687B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- power supply
- output terminal
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、集積回路特に演算増幅器の出力部に
負荷駆動用に設けられるドライバ回路に関する。
負荷駆動用に設けられるドライバ回路に関する。
従来上記種類のドライバ回路としては第１図お
よび第４図に示す回路が用いられているが、第１
図の回路は主として１電源用のため２電源で使用
するとクロスオーバ歪が発生する欠点があつた。
また第４図の回路は主として２電源用のためクロ
スオーバ歪は生じないが、１電源で使用するとき
出力がグランドまで振らないという欠点がある。
よび第４図に示す回路が用いられているが、第１
図の回路は主として１電源用のため２電源で使用
するとクロスオーバ歪が発生する欠点があつた。
また第４図の回路は主として２電源用のためクロ
スオーバ歪は生じないが、１電源で使用するとき
出力がグランドまで振らないという欠点がある。
本発明はかゝる点を改善し、１電源使用時にも
出力はグランドまで振り、２電源使用時でもクロ
スオーバ歪を生じないドライバ回路を提案するも
のであり、その特徴とする所は主増幅部と負荷接
続用出力端子との間にドライバ回路を設けた集積
回路において、該ドライバ回路を、第１のトラン
ジスタと第２のトランジスタを直列にして一対の
電源線間に接続しかつその直列接続点を出力端と
し、また定電流源、トランジスタのベース・エミ
ツタ間電圧を補償するバイアス回路、および第３
のトランジスタを直列にして前記一対の電源線間
に接続し、更に該バイアス回路と第３のトランジ
スタに並列に第４のトランジスタと第１の抵抗を
接続し、前記第３のトランジスタの入力端は第２
の抵抗を介して主増幅部の出力端へ、前記第４の
トランジスタの入力端は主増幅部の出力端へ、ま
た前記第１のトランジスタの入力端は前記定電流
源とバイアス回路との接続点へ、更に前記第２の
トランジスタの入力端はバイアス回路と第３のト
ランジスタとの接続点へ接続して構成した点にあ
る。以下図面を参照しながらこれを詳細に説明す
る。
出力はグランドまで振り、２電源使用時でもクロ
スオーバ歪を生じないドライバ回路を提案するも
のであり、その特徴とする所は主増幅部と負荷接
続用出力端子との間にドライバ回路を設けた集積
回路において、該ドライバ回路を、第１のトラン
ジスタと第２のトランジスタを直列にして一対の
電源線間に接続しかつその直列接続点を出力端と
し、また定電流源、トランジスタのベース・エミ
ツタ間電圧を補償するバイアス回路、および第３
のトランジスタを直列にして前記一対の電源線間
に接続し、更に該バイアス回路と第３のトランジ
スタに並列に第４のトランジスタと第１の抵抗を
接続し、前記第３のトランジスタの入力端は第２
の抵抗を介して主増幅部の出力端へ、前記第４の
トランジスタの入力端は主増幅部の出力端へ、ま
た前記第１のトランジスタの入力端は前記定電流
源とバイアス回路との接続点へ、更に前記第２の
トランジスタの入力端はバイアス回路と第３のト
ランジスタとの接続点へ接続して構成した点にあ
る。以下図面を参照しながらこれを詳細に説明す
る。
先ず第１図を参照するに、この図で１０は主増
幅部で、この出力端に負荷２０がドライバ回路３
０を介して接続される。かゝる構成の回路は演算
増幅器によく見られる。このドライバ回路３０は
定電流源１２、トランジスタ１４，１６，１８か
らなり、トランジスタ１４のベースが入力端、ト
ランジスタ１６，１８の各エミツタ接続点が出力
端２６となる。l1，l2は一対の電源線であり、本
例では線l1には＋ＶCCが印加され、また線l2はグ
ランドに接続される。つまり単一電源で給電され
る。２０は負荷で、出力端２６とグランドGND
の間に接続される。この回路では主増幅部１０の
出力がトランジスタ１４を完全にオンにすると点
Ｐの電位は略グランドレベルに落ち、トランジス
タ１６はオフとなる。即ち出力電圧V0はグラン
ドまで振り、負荷２０には電力が供給されない。
なおトランジスタ１８は点Ｐの電位が出力端２６
の電位よりＶBEだけ低くなつて始めてオンになる
からこの単電源の場合は何ら動作に寄与せず、休
止状態にある。
幅部で、この出力端に負荷２０がドライバ回路３
０を介して接続される。かゝる構成の回路は演算
増幅器によく見られる。このドライバ回路３０は
定電流源１２、トランジスタ１４，１６，１８か
らなり、トランジスタ１４のベースが入力端、ト
ランジスタ１６，１８の各エミツタ接続点が出力
端２６となる。l1，l2は一対の電源線であり、本
例では線l1には＋ＶCCが印加され、また線l2はグ
ランドに接続される。つまり単一電源で給電され
る。２０は負荷で、出力端２６とグランドGND
の間に接続される。この回路では主増幅部１０の
出力がトランジスタ１４を完全にオンにすると点
Ｐの電位は略グランドレベルに落ち、トランジス
タ１６はオフとなる。即ち出力電圧V0はグラン
ドまで振り、負荷２０には電力が供給されない。
なおトランジスタ１８は点Ｐの電位が出力端２６
の電位よりＶBEだけ低くなつて始めてオンになる
からこの単電源の場合は何ら動作に寄与せず、休
止状態にある。
このトランジスタ１８は本回路を２電源で使用
するときに有効になるものである。即ちこの場合
は第２図に示す如くなり、次のように動作する。
即ち、主増幅部１０の出力がＬレベルにあつてト
ランジスタ１４をオフにするとトランジスタ１６
がオンになり、出力電圧V0は電源ＶCCの電位近
くまで高まり、この状態から主増幅部１０の出力
電圧が上昇してトランジスタ１４を導通させ始め
るとトランジスタ１６のベース電流はトランジス
タ１４を通つてバイパスされ始め、出力電圧V0
は低下し始める。トランジスタ１６がオンしてい
る時、トランジスタ１８は、ベース電位の方がエ
ミツタ電位より高いのでオフである。出力電圧
V0がグランドレベル近くに下る、詳しくは点Ｐ
の電位がトランジスタ１６がオフとなるベース・
エミツタ間電圧ＶBE以下に下るとトランジスタ１
６はオフとなるが、トランジスタ１８もまだオフ
である。点Ｐの電位がグランドレベルより、トラ
ンジスタ１８のＶBEより下ると始めて該トランジ
スタ１８はオンとなり、負荷２０に通電し、出力
電圧V0を負側に駆動する。そしてトランジスタ
１４が完全にオンになる状態では点Ｐの電位は
ほゞ負電源−ＶEEの電位に等しく、出力電圧V0
もその近傍までドライブされる。こうして出力電
圧V0は零点付近で入力電圧Ｖiに追従せず図示の
如く段階的に変る部分が生じる。つまり、クロス
オーバ歪が生じる。
するときに有効になるものである。即ちこの場合
は第２図に示す如くなり、次のように動作する。
即ち、主増幅部１０の出力がＬレベルにあつてト
ランジスタ１４をオフにするとトランジスタ１６
がオンになり、出力電圧V0は電源ＶCCの電位近
くまで高まり、この状態から主増幅部１０の出力
電圧が上昇してトランジスタ１４を導通させ始め
るとトランジスタ１６のベース電流はトランジス
タ１４を通つてバイパスされ始め、出力電圧V0
は低下し始める。トランジスタ１６がオンしてい
る時、トランジスタ１８は、ベース電位の方がエ
ミツタ電位より高いのでオフである。出力電圧
V0がグランドレベル近くに下る、詳しくは点Ｐ
の電位がトランジスタ１６がオフとなるベース・
エミツタ間電圧ＶBE以下に下るとトランジスタ１
６はオフとなるが、トランジスタ１８もまだオフ
である。点Ｐの電位がグランドレベルより、トラ
ンジスタ１８のＶBEより下ると始めて該トランジ
スタ１８はオンとなり、負荷２０に通電し、出力
電圧V0を負側に駆動する。そしてトランジスタ
１４が完全にオンになる状態では点Ｐの電位は
ほゞ負電源−ＶEEの電位に等しく、出力電圧V0
もその近傍までドライブされる。こうして出力電
圧V0は零点付近で入力電圧Ｖiに追従せず図示の
如く段階的に変る部分が生じる。つまり、クロス
オーバ歪が生じる。
第４図の回路はこのクロスオーバ歪を除去する
ために考えられたものであり、トランジスタ１６
のベース・エミツタ、およびトランジスタ１８の
エミツタ・ベースからなるループに、これらが生
じる2VBEと等しい電圧を生じる、２個の直列に
接続したダイオード３２，３４を挿入してなる。
かゝるバイアス回路を用いると、トランジスタ１
６のオフはやはり点Ｐの電位がＶBE以下になると
きに生じるが、それよりダイオード２個下つた点
Ｑの電位はそのとき−ＶBE以下に、従つてトラン
ジスタ１８がオンになろうとしている。点Ｐが＋
ＶBE、点Ｑが−ＶBEの時点では両トランジスタ１
６，１８が共に導通して電流（アイドリング電
流）を流している。従つて点２６の電位はほゞ正
確にグランドレベルにあり、そしてそれ以上では
正側、それ以後では負側にトランジスタ１６，１
８によりドライブされるから第２図に示した如き
出力電圧V0のクロスオーバ歪は発生しない。
ために考えられたものであり、トランジスタ１６
のベース・エミツタ、およびトランジスタ１８の
エミツタ・ベースからなるループに、これらが生
じる2VBEと等しい電圧を生じる、２個の直列に
接続したダイオード３２，３４を挿入してなる。
かゝるバイアス回路を用いると、トランジスタ１
６のオフはやはり点Ｐの電位がＶBE以下になると
きに生じるが、それよりダイオード２個下つた点
Ｑの電位はそのとき−ＶBE以下に、従つてトラン
ジスタ１８がオンになろうとしている。点Ｐが＋
ＶBE、点Ｑが−ＶBEの時点では両トランジスタ１
６，１８が共に導通して電流（アイドリング電
流）を流している。従つて点２６の電位はほゞ正
確にグランドレベルにあり、そしてそれ以上では
正側、それ以後では負側にトランジスタ１６，１
８によりドライブされるから第２図に示した如き
出力電圧V0のクロスオーバ歪は発生しない。
しかしながらこの回路では、単電源で使用する
とやはり出力電圧V0がグランドまでドライブさ
れないという難点がある。即ち、この場合は第３
図の如くなるが、トランジスタ１４が完全にオン
になつて点Ｐが最低電位をとつてもその電位はＶ
CESAT＋2VBEであり、トランジスタ１４の飽和電
圧ＶCESATは零としても2VBEあり、従つて出力電
圧はそれよりＶBEを１つ少ないＶBEにとどまる。
とやはり出力電圧V0がグランドまでドライブさ
れないという難点がある。即ち、この場合は第３
図の如くなるが、トランジスタ１４が完全にオン
になつて点Ｐが最低電位をとつてもその電位はＶ
CESAT＋2VBEであり、トランジスタ１４の飽和電
圧ＶCESATは零としても2VBEあり、従つて出力電
圧はそれよりＶBEを１つ少ないＶBEにとどまる。
こうして第１図および第２図の従来回路では単
電源のときV0をＯまでドライブすることはでき
るが２電源のときクロスオーバ歪が生じ、これを
改良して２電源時にクロスオーバ歪を生じない回
路では単電源時にV0をＯまでドライブできない
という難点がある。
電源のときV0をＯまでドライブすることはでき
るが２電源のときクロスオーバ歪が生じ、これを
改良して２電源時にクロスオーバ歪を生じない回
路では単電源時にV0をＯまでドライブできない
という難点がある。
本発明はかゝる点を改善するものであつて、そ
の実施例を第５図に示す。第４図と比較すれば明
らかなようにこの回路ではトランジスタ３６が追
加されている。該トランジスタ３６はトランジス
タ１４と同様にそのベース・エミツタつまり入力
端を主増幅部１０の出力端に接続される。即ち詳
しくは、トランジスタ３６のベースは主増幅器１
０の出力端に、コレクタは点Ｐに、そしてエミツ
タは抵抗４０を介して負電源−ＶEEへ接続され
る。トランジスタ１４もそのベースが主増幅器１
０の出力端へ接続されるが、その接続回路には抵
抗３８が挿入される。
の実施例を第５図に示す。第４図と比較すれば明
らかなようにこの回路ではトランジスタ３６が追
加されている。該トランジスタ３６はトランジス
タ１４と同様にそのベース・エミツタつまり入力
端を主増幅部１０の出力端に接続される。即ち詳
しくは、トランジスタ３６のベースは主増幅器１
０の出力端に、コレクタは点Ｐに、そしてエミツ
タは抵抗４０を介して負電源−ＶEEへ接続され
る。トランジスタ１４もそのベースが主増幅器１
０の出力端へ接続されるが、その接続回路には抵
抗３８が挿入される。
抵抗３８，４０は主増幅部１０からトランジス
タ３６，１４のベースへ供給される電流の比を適
当値にするもので次の条件を満足するように設定
する。即ち２電源方式の場合で出力端２６がグ
ランドレベルの時トランジスタ１６，１８に適当
なアイドリング電流を流すことができること、ま
た負（−ＶEE）側への飽和時には規定のシンク電
流をトランジスタ１８で引くことができるベース
電流をトランジスタ１４へ流すことができるよう
にする。１電源時（−ＶEEをグランドにする）
には定電流源１２の電流をすべてトランジスタ３
６で引き込み該トランジスタ３６が飽和するに必
要なベース電流を該トランジスタ３６に供給する
ことができること。このような条件を満足してい
ると、１電源方式の場合はグランド側への飽和に
対してはトランジスタ３６，１４があるバランス
状態で働き、出力端２６の電圧がV01＝ＶCE14＋
2VBE−ＶBE16（ここでＶCE14はトランジスタ１４
の飽和時のコレクタ・エミツタ間電圧、2VBEは
ダイオード３２，３４の順方向電圧降下、ＶBE16
はトランジスタ１６のベース・エミツタ間電圧）
になるとトランジスタ３６も飽和の方向へ動くた
め出力端２６の電位は上記V01以下に下る。そこ
でトランジスタ１４のコレクタ電流は流れなくな
り、最終的にはトランジスタ３６が定電流源１２
の電流をすべて吸いとり、飽和となるため、トラ
ンジスタ１６，１８共カツトオフで出力端２６は
グランドレベルになる。２電源方式の場合は抵抗
３８，４０についての前記条件でトランジスタ１
６，１８にアイドリング電流が流れ、AB級動作
をしているため、クロスオーバ歪は防止できる。
また−ＶEE側の飽和に対してもこれは前記抵抗３
８，４０についての条件で充分飽和となることが
可能である。
タ３６，１４のベースへ供給される電流の比を適
当値にするもので次の条件を満足するように設定
する。即ち２電源方式の場合で出力端２６がグ
ランドレベルの時トランジスタ１６，１８に適当
なアイドリング電流を流すことができること、ま
た負（−ＶEE）側への飽和時には規定のシンク電
流をトランジスタ１８で引くことができるベース
電流をトランジスタ１４へ流すことができるよう
にする。１電源時（−ＶEEをグランドにする）
には定電流源１２の電流をすべてトランジスタ３
６で引き込み該トランジスタ３６が飽和するに必
要なベース電流を該トランジスタ３６に供給する
ことができること。このような条件を満足してい
ると、１電源方式の場合はグランド側への飽和に
対してはトランジスタ３６，１４があるバランス
状態で働き、出力端２６の電圧がV01＝ＶCE14＋
2VBE−ＶBE16（ここでＶCE14はトランジスタ１４
の飽和時のコレクタ・エミツタ間電圧、2VBEは
ダイオード３２，３４の順方向電圧降下、ＶBE16
はトランジスタ１６のベース・エミツタ間電圧）
になるとトランジスタ３６も飽和の方向へ動くた
め出力端２６の電位は上記V01以下に下る。そこ
でトランジスタ１４のコレクタ電流は流れなくな
り、最終的にはトランジスタ３６が定電流源１２
の電流をすべて吸いとり、飽和となるため、トラ
ンジスタ１６，１８共カツトオフで出力端２６は
グランドレベルになる。２電源方式の場合は抵抗
３８，４０についての前記条件でトランジスタ１
６，１８にアイドリング電流が流れ、AB級動作
をしているため、クロスオーバ歪は防止できる。
また−ＶEE側の飽和に対してもこれは前記抵抗３
８，４０についての条件で充分飽和となることが
可能である。
第６図は変形例を示し、本例では出力段の正電
源側トランジスタ１６が１６と４４のダーリント
ン接続回路で置換されている。このような場合に
も本発明は同様に適用でき、ただこの場合は点
Ｐ，Ｑの間にはトランジスタ４４，１６，１８の
３つのベース・エミツタ間電圧ＶBEが入るので、
これに合せてダイオードは３２，３４，４２の３
個を直列に接続する。なお、この第６図で４６は
バイアス抵抗、４８はpnpトランジスタで前述の
定電流源１２を構成する。
源側トランジスタ１６が１６と４４のダーリント
ン接続回路で置換されている。このような場合に
も本発明は同様に適用でき、ただこの場合は点
Ｐ，Ｑの間にはトランジスタ４４，１６，１８の
３つのベース・エミツタ間電圧ＶBEが入るので、
これに合せてダイオードは３２，３４，４２の３
個を直列に接続する。なお、この第６図で４６は
バイアス抵抗、４８はpnpトランジスタで前述の
定電流源１２を構成する。
尚、第３図、第４図及び第５図におけるダイオ
ード３２，３４又は第６図におけるダイオード３
２，３４，４２はトランジスタ１６及び１８に適
当なアイドリング電流を流す為のバイアス回路で
あり、特にダイオードの直列接続でなくてよい。
ード３２，３４又は第６図におけるダイオード３
２，３４，４２はトランジスタ１６及び１８に適
当なアイドリング電流を流す為のバイアス回路で
あり、特にダイオードの直列接続でなくてよい。
以上詳細に説明したように本発明ではクロスオ
ーバを除去するようにした第４図の回路にトラン
ジスタ３６を追加し、単電源時に点Ｐの電位が
2VBEにとどまつて出力電圧V0はＶBEまでしか下
らないのを該トランジスタによりＰ点電位を更に
下げるようにしたのでトランジスタ１６，１８を
共にオフにして該出力電圧V0を完全に零にまで
下げることができる。
ーバを除去するようにした第４図の回路にトラン
ジスタ３６を追加し、単電源時に点Ｐの電位が
2VBEにとどまつて出力電圧V0はＶBEまでしか下
らないのを該トランジスタによりＰ点電位を更に
下げるようにしたのでトランジスタ１６，１８を
共にオフにして該出力電圧V0を完全に零にまで
下げることができる。
第１図〜第４図は従来の演算増幅器を示す回路
図、第５図は本発明の実施例を示す回路図、第６
図は第５図の一部の変形例を示す回路図である。 図面で１０は主増幅部、２６は出力端子、２０
は負荷、３０はドライバ回路、１６，１８，１
４，３６は第１、第２、第３、第４のトランジス
タ、１２は定電流源、３２，３４はバイアス回
路、３８，４０は抵抗、ＶCC，ＶEEは電源であ
る。
図、第５図は本発明の実施例を示す回路図、第６
図は第５図の一部の変形例を示す回路図である。 図面で１０は主増幅部、２６は出力端子、２０
は負荷、３０はドライバ回路、１６，１８，１
４，３６は第１、第２、第３、第４のトランジス
タ、１２は定電流源、３２，３４はバイアス回
路、３８，４０は抵抗、ＶCC，ＶEEは電源であ
る。
Claims (1)
- １ 主増幅部と負荷接続用出力端子との間にドラ
イバ回路を設けた集積回路において、該ドライバ
回路を、第１のトランジスタと第２のトランジス
タを直列にして一対の電源線間に接続しかつその
直列接続点を出力端とし、また定電流源、トラン
ジスタのベース・エミツタ間電圧を補償するバイ
アス回路、および第３のトランジスタを直列にし
て前記一対の電源線間に接続し、更に該バイアス
回路と第３のトランジスタに並列に第４のトラン
ジスタと第１の抵抗を接続し、前記第３のトラン
ジスタの入力端は第２の抵抗を介して主増幅部の
出力端へ、前記第４のトランジスタの入力端は主
増幅部の出力端へ、また前記第１のトランジスタ
の入力端は前記定電流源とバイアス回路との接続
点へ、更に前記第２のトランジスタの入力端はバ
イアス回路と第３のトランジスタとの接続点へ接
続して構成したことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035479A JPS55114013A (en) | 1979-02-23 | 1979-02-23 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035479A JPS55114013A (en) | 1979-02-23 | 1979-02-23 | Integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55114013A JPS55114013A (en) | 1980-09-03 |
| JPS6212687B2 true JPS6212687B2 (ja) | 1987-03-20 |
Family
ID=12024770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2035479A Granted JPS55114013A (en) | 1979-02-23 | 1979-02-23 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55114013A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5146181A (en) * | 1991-09-24 | 1992-09-08 | Analog Devices, Inc. | BiCMOS output stage with improved output voltage signal |
-
1979
- 1979-02-23 JP JP2035479A patent/JPS55114013A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55114013A (en) | 1980-09-03 |
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