JPS6212697B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は基準信号と入力信号との位相差を比
較検出する位相比較回路に関する。 第１図は基本的なPLL回路の構成を示すブロツ
ク図である。すなわち、位相比較回路１の出力に
応じてチヤージポンプ２を動作させ、さらにチヤ
ージポンプ２の出力をローパスフイルタ３により
直流化し、その直流出力電圧またはこの電圧を増
幅した直流出力電圧に応じて電圧制御発振回路
（VCO）４を動作させ、この発振回路４から得ら
れる発振周波数ｖをこのシステムの出力周波数
_０とすると共に、分周比がプログラム可能なプ
ログラム分周回路５に入力信号として与え、この
プログラム分周回路５の出力すなわち周波数_sig
をもつた信号Sigと基準周波数_Refをもつた基準
信号Refとを位相比較回路１で比較する。この回
路構成において各部が適切に設計されているなら
ば、出力周波数_０は_０＝Ｎ・_sigとなる。こ
こでＮはプログラム分周回路５の分周比となる。 第２図は上記PLL回路に用いられる従来の位相
比較回路１をチヤージポンプ２と共に示す回路構
成図、第３図はその動作を説明するためのタイミ
ングチヤートを示す図である。図示するように位
相比較回路１は、前記基準信号Refおよび前記信
号Sigをそれぞれ反転するインバータ６，７、こ
のインバータ６，７の出力、それぞれを
セツト入力とすると共にそれぞれのリセツト入力
端にアンドゲートが設けられるフリツプフロツプ
８，９、このフリツプフロツプ８，９のＱ出力
S₁，S₂それぞれをセツト入力とするフリツプフロ
ツプ１０，１１、上記フリツプフロツプ８，９お
よびフリツプフロツプ１０，１１それぞれのＱ出
力S₁，S₂，₁，₂を入力とするナンドゲート１
２、およびフリツプフロツプ８，９それぞれの
出力、を入力とするアンドゲート１３から構
成される。また上記フリツプフロツプ８のリセツ
ト入力端に設けられるアンドゲートには、フリツ
プフロツプ１０のＱ出力₁およびナンドゲート
１２の出力が供給されると共に、上記フリツプ
フロツプ９のリセツト入力端に設けられるアンド
ゲートには、フリツプフロツプ１１のＱ出力₂
およびナンドゲート１２の出力が供給される。
またさらに上記ナンドゲート１２の出力はフリ
ツプフロツプ１０，１１それぞれのリセツト入力
端に供給される。一方チヤージポンプ２は電源Ｖ
_DDと電源Ｖ_SS（接地電位）との間に直列接続され
たＰチヤンネルMOSトランジスタ１４およびＮ
チヤンネルMOSトランジスタ１５とこのＮチヤ
ンネルMOSトランジスタ１５のゲートに接続さ
れたインバータ１６とから構成されている。そし
て上記ＰチヤンネルMOSトランジスタ１４のゲ
ートには前記フリツプフロツプ８のの出力
が、上記インバータ１６には前記フリツプフロツ
プ９の出力がそれぞれ供給される。 いま上記回路において第３図に示すように、基
準信号Refの位相よりも信号Sigの位相が遅れて
いる場合には、フリツプフロツプ８の出力
が、基準信号Refの位相に対する信号Sigの位相
遅れ期間だけ“０”レベルとなる。一方信号Sig
の位相が基準信号Refの位相よりも進んでいる場
合には、フリツプフロツプ９の出力が、基準
信号Refの位相に対する信号Sigの位相進み期間
だけ“０”レベルとなる。したがつてフリツプフ
ロツプ８の出力およびインバータ１６の出力
Ｎそれぞれを入力とするチヤージポンプ２の出力
D₀は、第３図に示すように、入力信号Sigの位相
が基準信号Refの位相よりも遅れている場合にそ
の位相遅れ分だけＶ_DD（“１”）レベルとなり、進
んでいる場合にはその位相進み分だけＶ_SS
（“０”）レベルとなり、さらに基準信号Refと入
力信号Sigとが同位相の場合には高インピーダン
ス状態になる。なお位相比較回路１のアンドゲー
ト１３の出力LDは、第３図に示すように、基準
信号Refの位相に対する入力信号Sigの位相の遅
れ期間あるいは進み期間だけ“０”レベルとな
る。このようなチヤージポンプ２の出力D₀はこ
の後前記ローパスフイルタ３に供給され、ここで
電圧制御発振回路４を動作させるための直流出力
電圧が形成される。 第４図は上記第２図に示す従来の位相比較回路
１をアンドゲート１３を除いた状態で具体的に示
したものであり、図中の符号は第２図中のものと
それぞれ対応している。このような回路を相補
MOSトランジスタ回路で実現する場合、２つの
インバータ６，７を除外しても計46個のトランジ
スタが必要になる。すなわち、従来では素子数が
多いといつた欠点がある。さらに従来では第３図
のタイムチヤートから明らかなように、フリツプ
フロツプ８のＱ出力S₁と出力およびフリツプ
フロツプ９のＱ出力S₂と出力とがそれぞれ互
いに反転関係にないため、チヤージポンプ２で必
要とするＮを得るには別にインバータ１６を設け
る必要がある。このために従来ではPLL回路全体
からみた場合、さらに素子数が多くなつてしまう
といつた欠点がある。 このため素子数を削減する目的で第５図に示す
ような位相比較回路が考えられている。また第６
図はその動作を説明するためのタイミングチヤー
トである。位相比較回路２０では図示するよう
に、前記基準周波数_Refをもつた基準信号Refが
Ｒ−Ｓフリツプフロツプ２１のセツト入力端に供
給されると共に、この基準信号RefがＲ−Ｓフリ
ツプフロツプ２２のリセツト端に供給される。さ
らに前記周波数_sigをもつた信号SigがＲ−Ｓフ
リツプフロツプ２３のセツト入力端に供給される
と共に、この信号SigがＲ−Ｓフリツプフロツプ
２４のリセツト入力端に供給される。さらに上記
フリツプフロツプ２２，２４の出力₁，₂そ
れぞれは、フリツプフロツプ２１，２３それぞれ
のリセツト入力端に供給される。またフリツプフ
ロツプ２１の出力およびフリツプフロツプ２
３の出力はノアゲート２５に並列に供給され
ると共に、このノアゲート２５の出力Ｘは上記フ
リツプフロツプ２２，２４それぞれのセツト入力
端に供給される。そして上記フリツプフロツプ２
１の出力はチヤージポンプ２６のＰチヤンネ
ルMOSトランジスタ２７のゲートに供給される
と共に、フリツプフロツプ２３のＱ出力ＮはＮチ
ヤンネルMOSトランジスタ２８のゲートに供給
される。なお上記４つのフリツプフロツプ２１〜
２４は全てリセツト優先型であり、さらにリセツ
ト入力が“０”レベルのときにリセツトするよう
になつている。 したがつてフリツプフロツプ２１〜２４のＱ，
出力は互いに反転関係を保持することになる。
ここで第６図のタイミングチヤートから明らかな
ように、基準信号Refの位相に対する入力信号
Sigの位相の遅れ期間だけフリツプフロツプ２１
の出力が“０”レベルとなり、一方基準信号
Refの位相に対する入力信号Sigの位相の進み期
間だけフリツプフロツプ２３の出力が“０”
レベル、Ｑ出力Ｎが“１”レベルとなる。チヤー
ジポンプ２６に上記フリツプフロツプ２１の出
力とフリツプフロツプ２３のＱ出力Ｎをそれぞ
れ与えると、チヤージポンプ２６の出力D₀は基
準信号Refの位相に対する入力信号Sigの位相の
遅れ期間だけ“１”レベルとなり、基準信号Ref
の位相に対する入力信号Sigの位相の進み期間だ
け“０”レベルとなり、基準信号Refの位相と入
力信号Sigの位相が同位相の場合には高インピー
ダンス状態となる。すなわちこの回路は従来の位
相比較回路と同様の機能を持つている。また第７
図は第５図に示す位相比較回路を具体的に示した
ものであり、図中の符号は第５図中のものと対応
している。そしてこの第７図に示す位相比較回路
を相補MOSトランジスタ回路で実現する場合に
は計36個のトランジスタで構成でき、従来回路が
46個のトランジスタを必要としているのに比らべ
て大幅に素子数を削減することができる。しかし
ながら第５図に示す回路では素子数を削減できる
という長所があるが、フリツプフロツプ２１〜２
４が全て“０”レベルのリセツト入力によるリセ
ツト優先型であるために、基準信号Refまたは入
力信号Sigとしてパルス幅の狭い“１”レベルの
信号が与えられた場合に誤動作するという不都合
が生ずる。第８図は第５図に示す位相比較回路が
誤動作する場合の動作を説明するためのタイミン
グチヤートである。すなわち基準信号Refおよび
入力信号Sigとして、第８図に示すように互いに
“１”レベル期間が重ならないようなパルス幅の
狭い“１”レベルの信号が与えられた場合、信号
Ref，Sigの周期および信号Ref，Sigの位相関係
が前記第６図の場合と全く同じであるにもかかわ
らず、チヤージポンプ２６の出力D₀は基準信号
Refが“１”レベルに立ち上つた後に“１”レベ
ルのままとなり、位相比較回路としての機能を果
たさない。すなわち第５図に示す位相比較回路は
基準信号Refおよび入力信号Sigそれぞれのデユ
ーテイによつて誤動作する場合があり、位相比較
回路として使用することはできない。 この発明は上記のような事情を考慮してなされ
たもので、その目的とするところは、基準信号と
入力信号それぞれのデユーテイにかかわらず常に
誤動作することなく、しかも従来に比較して素子
数を削減することができる位相比較回路を提供す
ることにある。 以下図面を参照してこの発明の実施例を説明す
る。第９図はこの発明に係る位相比較回路の第１
の実施例を示す構成図である。位相比較回路３０
では基準信号Refがフリツプフロツプ３１，３２
それぞれのセツト入力端に供給され、入力信号
Sigがフリツプフロツプ３３，３４それぞれのセ
ツト入力端に供給される。さらに上記フリツプフ
ロツプ３２，３４のＱ出力₁，₂はそれぞれ上
記フリツプフロツプ３１，３３それぞれのリセツ
ト入力端に供給される。またフリツプフロツプ３
１，３３それぞれの出力，はノアゲート３
５に供給され、さらにこのノアゲート３５の出力
Ｘは上記フリツプフロツプ３２，３４それぞれの
リセツト入力端に供給される。さらにまた上記フ
リツプフロツプ３１の出力はチヤージポンプ
２６のＰチヤンネルMOSトランジス２７のゲー
トに供給され、上記フリツプフロツプ３３のＱ出
力Ｎはチヤージポンプ２６のＮチヤンネルMOS
トランジスタ２８のゲートに供給される。また上
記フリツプフロツプ３１〜３４は全てリセツト優
先型のRSフリツプフロツプであり、フリツプフ
ロツプ３１，３３はセツト入力端が“１”レベル
のときセツトしさらにリセツト入力端が“０”レ
ベルのときリセツトするようになつているととも
に、フリツプフロツプ３２，３４はこれとは反対
にセツト入力端が“０”レベルのときにセツトし
さらにリセツト入力端が“１”レベルのときリセ
ツトするようになつている。 次に上記のように構成された回路の動作を第１
０図に示すタイミングチヤートを用いて説明す
る。ここでは基準信号Refおよび入力信号Sigと
しては互いにその“１”レベル期間が重ならない
ような、パルス幅の狭い信号を供給するものとす
る。まず基準信号Refおよび入力信号Sigがとも
に“０”レベルのときにフリツプフロツプ３１，
３３はリセツト状態、フリツプフロツプ３２，３
４はセツト状態にあるとする。そしてこのときに
はノアゲート３５の出力Ｘは“０”レベルになつ
ている。最初に入力信号Sigに先だつて基準信号
Refが“１”レベルに立ち上るとフリツプフロツ
プ３１がセツトしてその出力が“０”レベル
に立ち下る。次に入力信号Sigが“１”レベルに
立ち上るとフリツプフロツプ３３がセツトしてそ
のＱ出力Ｎが“１”レベルに立ち上り、これとは
反対に出力が“０”レベルに立ち下る。上記
出力が“０”レベルになるとこのときすでに
フリツプフロツプ３１の出力は“０”レベル
になつているので、この後ノアゲート３５の出力
Ｘが“１”レベルに立ち上る。上記出力Ｘが
“１”レベルに立ち上るとこの後フリツプフロツ
プ３２，３４がともにリセツトし、このフリツプ
フロツプ３２，３４それぞれのＱ出力₁，₂は
ともに“０”レベルに立ち下る。上記Ｑ出力
₁，₂が“０”レベルに立ち下るとこの後フリ
ツプフロツプ３１，３３がともにリセツトする。
フリツプフロツプ３１，３３がリセツトすると、
フリツプフロツプ３１の出力が“１”レベル
に立ち上ると共に、フリツプフロツプ３３の出
力が“１”レベルに立ち上り、反対にＱ出力Ｎ
が“０”レベルに立ち下る。上記出力および
出力がともに“１”レベルに立ち上ると、ノ
アゲート３５の出力Ｘは“０”レベルに立ち下つ
てフリツプフロツプ３２，３４のリセツト入力が
除去される。このときフリツプフロツプ３２のセ
ツト入力端に与えられている基準信号Refは
“０”レベルになつているので、フリツプフロツ
プ３２のリセツト入力が除去されると直ちにこの
フリツプフロツプ３２はセツトしそのＱ出力₁
が“１”レベルに立ち上る。一方リセツト入力が
除去されてもフリツプフロツプ３４のセツト入力
端に与えられている入力信号Sigは“１”レベル
となつているため、このフリツプフロツプ３４は
セツトされずそのＱ出力₂は“０”レベルのま
まである。そしてフリツプフロツプ３４のＱ出力
₂は入力信号Sigが“０”レベルに立ち上りフリ
ツプフロツプ３４がセツトしてはじめて“１”レ
ベルに立ち上る。以上のような一連の動作におい
て入力信号Sigが“１”レベルに立ち上り、ノア
ゲート３５の出力Ｘが“０”レベルに立ち下るま
での動作は一瞬のうちに行なわれるために、が
“０”レベルでかつＮが“１”レベルとなつてい
る期間はわずかな期間となる。 次に基準信号Refに先だつて入力信号Sigが
“１”レベルに立ち上るとフリツプフロツプ３３
がセツトしそのＱ出力Ｎが“１”レベルに立ち上
り、反対にその出力が“０”レベルに立ち下
る。次に基準信号Refが“１”レベルに立ち上る
とフリツプフロツプ３１がセツトしてその出力
が“０”レベルに立ち下る。上記出力が
“０”レベルに立ち下るとこのときすでに出力
は“０”レベルになつているので、ノアゲート
３５の出力Ｘが“１”レベルに立ち上る。上記ノ
アゲート３５の出力Ｘが“１”レベルに立ち上る
とフリツプフロツプ３２，３４がともにリセツト
してそれぞれのＱ出力₁，₂がともに“０”レ
ベルに立ち下る。上記Ｑ出力₁，₂が“０”レ
ベルに立ち下るとフリツプフロツプ３１，３３が
ともにリセツトする。フリツプフロツプ３１，３
３がともにリセツトするとフリツプフロツプ３１
の出力が“１”レベルに立ち上り、さらにフ
リツプフロツプ３３のＱ出力Ｎが“０”レベルに
立ち下るとともに反対に出力が“１”レベル
に立ち上る。上記出力，がともに“１”レ
ベルに立ち上るとノアゲート３５の出力Ｘが
“０”レベルに立ち下り、フリツプフロツプ３
２，３４のリセツト入力が除去される。このとき
フリツプフロツプ３４のセツト入力端には“０”
レベルの入力信号Sigが与えられているので、上
記リセツト入力が除去されると直ちにフリツプフ
ロツプ３４はセツトしてそのＱ出力₂は“１”
レベルに立ち上る。一方リセツト入力が除去され
てもフリツプフロツプ３２はリセツト状態を保持
し、基準信号Refが“０”レベルに立ち下つては
じめてセツトしそのＱ出力₁が“１”レベルに
立ち上る。以上の一連の動作において基準信号
Refが“１”レベルに立ち上つてからノアゲート
３５の出力Ｘが“０”レベルに立ち下るまでの動
作は一瞬のうちに行なわれるために、が“０”
レベルでかつが“０”レベルとなつている期間
はわずかな期間である。 以上のような動作をする位相比較回路３０の出
力，Ｎをチヤージポンプ２６に供給すると、チ
ヤージポンプ２６の出力D₀は第１０図に示すよ
うに、基準信号Refの位相に対する入力信号Sig
の位相の遅れ期間だけ“１”レベルとなり、また
基準信号Refの位相に対する入力信号Sigの位相
の進み期間だけ“０”レベルとなり第９図に示す
回路が位相比較回路として動作することになる。
しかも第１０図に示すように基準信号Ref、入力
信号Sigとして互いに“１”レベル期間が重なら
ないようなパルス幅の狭い信号を与えても、前記
第５図に示す回路のように誤動作することはな
い。 第１１図は上記第１の実施例による位相比較回
路を具体的に示す構成図であり、図中の符号は第
９図中のものと対応している。ここで各フリツプ
フロツプ３１ないし３４を構成するアンド−ノア
型の複合ゲートを相補MOSトランジスタで構成
するには６個のMOSトランジスタが必要であ
り、同様に各フリツプフロツプ３１ないし３４を
構成するインバータを相補MOSトランジスタで
構成するには２個のMOSトランジスタが必要で
あり、さらにノアゲート３５を相補MOSトラン
ジスタで構成するには４個のMOSトランジスタ
が必要になる。従つて、この第１１図に示す回路
を相補MOSトランジスタを用いて実現すると、
前記第５図に示す回路の場合と同様に計36個のト
ランジスタで構成でき、従来回路が46個のトラン
ジスタを必要としていたのに比らべると大幅に素
子数を削減することができる。 第１２図は上記第１の実施例による位相比較回
路を具体的に示すもう１つの構成図である。第１
１図に示す回路がフリツプフロツプ３１，３３そ
れぞれの出力，をノアゲート３５に供給
し、このノアゲート３５の出力Ｘをフリツプフロ
ツプ３２，３４のリセツト入力としているのに対
し、第１２図に示す回路ではフリツプフロツプ３
１，３３それぞれのＱ出力Ｐ，，Ｎをナンドゲー
ト３６に供給し、このナンドゲート３６の出力を
インバータ３７に供給し、さらにこのインバータ
３７の出力Ｘをフリツプフロツプ３２，３４のリ
セツト入力とするようにしたものである。したが
つて第１２図に示す回路の場合には第１１図に示
す回路よりも必要とするトランジスタは２個増加
するが、従来と比べた場合には素子数を大幅に削
減することができる。 第１３図はこの発明の第２の実施例を示す構成
図である。上記第１２図に示す第１の実施例の具
体図では、ナンドゲート３６とインバータ３７と
でフリツプフロツプ３２，３４のリセツト信号を
発生するようにしていたが、この実施例ではナン
ドゲートとインバータの機能すなわちアドゲート
の機能をフリツプフロツプ３２，３４それぞれに
もたせるようにしたものである。したがつてここ
ではフリツプフロツプ３２，３４の代わりにその
リセツト入力端にアンドゲートが設けられたフリ
ツプフロツプ３２′，３４′が用いられ、このアン
ドゲートそれぞれにフリツプフロツプ３１，３３
のＱ出力Ｐ，Ｎを並列に供給するようにしたもの
である。また第１４図は上記第２の実施例による
位相比較回路を具体的に示したものである。 第１５図はこの発明の第３の実施例を示す構成
図である。この実施例回路において位相比較回路
４０を構成する４個のフリツプフロツプ４１〜４
４は上記第１、第２の実施例と同様にリセツト優
先型のものが用いられている。しかし第１、第２
の実施例ではフリツプフロツプ３１，３３がセツ
ト入力として“１”レベル、リセツト入力として
“０”レベルを用いるとともにフリツプフロツプ
３２，３４，３２′，３４′がセツト入力として
“０”レベル、リセツト入力として“１”レベル
を用いていたのに対して、この実施例ではフリツ
プフロツプ４１，４３がセツト入力として“０”
レベル、リセツト入力として“１”レベルを用い
るとともにフリツプフロツプ４２，４４がセツト
入力として“１”レベル、リセツト入力として
“０”レベルを用いるような構成としたものであ
る。このため基準信号Refはインバータ４５を介
してフリツプフロツプ４１，４２それぞれのセツ
ト入力端に供給されるとともに、入力信号Sigは
インバータ４６を介してフリツプフロツプ４３，
４４それぞれのセツト入力端に供給される。さら
に上記フリツプフロツプ４２，４４の出力
Q₁，Q₂それぞれがフリツプフロツプ４１，４３
それぞれのリセツト入力端に供給される。また上
記のようなフリツプフロツプ４１〜４４を用いる
ため、前記ノアゲート３５の代わりにナンドゲー
ト４７を用い、このナンドゲート４７の出力が
上記フリツプフロツプ４２，４４それぞれのリセ
ツト入力端に供給される。また第１６図はこの第
３の実施例回路の動作を示すタイミングチヤート
であり、さらに第１７図はこの第３の実施例回路
を具体的に示す構成図、第１８図はこの実施例回
路を具体的に示すもう１つの構成図である。 第１９図はこの発明の第４の実施例を示す構成
図である。この実施例では上記第３の実施例のナ
ンドゲート４７の機能をフリツプフロツプ４２，
４４にもたせるようにしたものであり、このため
フリツプフロツプ４２，４４の代わりにリセツト
入力端にオアゲートが設けられたフリツプフロツ
プ４２′，４４′を用い、このオアゲートそれぞれ
にフリツプフロツプ４１，４３の出力，を
並列に供給するようにしたものである。また第２
０図はこの第４の実施例回路を具体的に示したも
のである。 ところで、前記第１０図のタイミングチヤート
及び第１６図のタイミングチヤートは、前記第９
図、第１５図に示す第１、第３の実施例回路にお
いて基準信号Refと入力信号Sigの“１”レベル
期間が重ならないようなパルス幅の狭い信号が入
力された場合のものであるが、RefとSigの
“１”レベル期間が重なつた場合のタイミングチ
ヤートを第２１図、第２２図に示す。第２１図は
第９図に示す第１の実施例回路の場合であり、第
２２図は第１５図に示す第３の実施例回路の場合
である。図示するように、いずれの場合も誤動作
することなく動作することがわかる。 以上説明したようにこの発明によれば、基準信
号と入力信号それぞれのデユーテイにかかわらず
常に誤動作することなく、しかも従来に比較して
素子数を削減することができる位相比較回路を提
供することができる。

【図面の簡単な説明】

第１図はPLL回路のブロツク構成図、第２図は
従来の位相比較回路の構成図、第３図は上記従来
回路の動作を説明するためのタイミングチヤー
ト、第４図は上記従来回路を具体的に示す構成
図、第５図は上記従来回路を改良した位相比較回
路の構成図、第６図は上記第５図に示す回路の動
作を説明するためのタイミングチヤート、第７図
は上記第５図に示す回路を具体的に示す構成図、
第８図は上記第５図に示す回路の動作を説明する
ためのタイミングチヤート、第９図はこの発明の
第１の実施例の構成図、第１０図は上記第１の実
施例の動作を説明するためのタイミングチヤー
ト、第１１図は上記第１の実施例回路を具体的に
示す構成図、第１２図は上記第１の実施例回路を
具体的に示すもう１つの構成図、第１３図はこの
発明の第２の実施例の構成図、第１４図は上記第
２の実施例回路を具体的に示す構成図、第１５図
はこの発明の第３の実施例の構成図、第１６図は
上記第３の実施例回路の動作を示すタイミングチ
ヤート、第１７図は上記第３の実施例回路を具体
的に示す構成図、第１８図は上記第３の実施例回
路を具体的に示すもう１つの構成図、第１９図は
この発明の第４の実施例の構成図、第２０図は上
記第４の実施例を具体的に示す構成図、第２１図
は上記第９図に示すこの発明の第１の実施例の異
なる動作を示すタイミングチヤート、第２２図は
上記第１５図に示すこの発明の第３の実施例の異
なる動作を示すタイミングチヤートである。 ２６……チヤージポンプ、３０，４０……位相
比較回路、３１〜３４，３２′，３４′，４１〜４
４，４２′，４４′……フリツプフロツプ、３５，
４８……ノアゲート、３６，４７……ナンドゲー
ト、３７，４５，４６，４９……インバータ。

Claims (1)

1. 【特許請求の範囲】 １ それぞれノアゲート部及びこのノアゲート部
   の一方入力にアンドゲート部の出力が結合された
   複合ゲート回路、この複合ゲート回路の出力を反
   転する反転回路、この反転回路の出力を上記アン
   ドゲート部の一方入力として供給する手段からな
   り、上記アンドゲート部の他方入力としてセツト
   信号が、上記ノアゲート部の他方入力としてリセ
   ツト信号がそれぞれ供給され、上記ノアゲート部
   の出力を信号、上記反転回路の出力をＱ信号と
   してそれぞれ出力する第１及び第２のリセツト優
   先型RSフリツプフロツプと、 それぞれナンドゲート部及びこのナンドゲート
   部の一方入力にオアゲート部の出力が結合された
   複合ゲート回路、この複合ゲート回路の出力を反
   転する反転回路、この反転回路の出力を上記オア
   ゲート部の一方入力として供給する手段からな
   り、上記オアゲート部の他方入力としてセツト信
   号が、上記ナンドゲート部の他方入力としてリセ
   ツト信号がそれぞれ供給され、上記ナンドゲート
   部の出力を信号、上記反転回路の出力をＱ信号
   としてそれぞれ出力する第３及び第４のリセツト
   優先型RSフリツプフロツプと、 基準信号をセツト信号として上記第１のフリツ
   プフロツプのアンドゲート部に供給する手段と、 基準信号をセツト信号として上記第３のフリツ
   プフロツプのオアゲート部に供給する手段と、 上記第１のフリツプフロツプの信号をリセツ
   ト信号として上記第３のフリツプフロツプのナン
   ドゲート部に供給する手段と、 上記基準信号と位相を比較すべき入力信号をセ
   ツト信号として上記第２のフリツプフロツプのア
   ンドゲート部に供給する手段と、 上記基準信号と位相を比較すべき入力信号をセ
   ツト信号として上記第４のフリツプフロツプのオ
   アゲート部に供給する手段と、 上記第２のフリツプフロツプの信号をリセツ
   ト信号として上記第４のフリツプフロツプのナン
   ドゲート部に供給する手段と、 上記第３及び第４の各フリツプフロツプの特定
   の出力状態を検出するゲート回路と、 上記ゲート回路の検出出力をリセツト信号とし
   て上記上記第１及び第２のフリツプフロツプのノ
   アゲート部に供給する手段とを具備し、 上記第３のフリツプフロツプの出力を上記基
   準信号に対する入力信号の位相遅れに相当する信
   号として出力し上記第４のフリツプフロツプのＱ
   出力を上記基準信号に対する入力信号の位相進み
   に相当する信号として出力するように構成したこ
   とを特徴とする位相比較回路。