JPH07321645A - 位相比較器 - Google Patents

Abstract

(57)【要約】 【目的】 スパイクノイズを含まず、且つ位相差つぶれ
のない位相差信号を出力する。 【構成】 入力信号Ｒの位相が変化した場合、セット状
態となった信号Ｓ１０３がＮＡＮＤゲート１０３から送
出されて位相差信号ＵＰ１が“Ｈ”となる。次に入力信
号Ｖも変化すると、信号Ｓ１０４がＮＡＮＤゲート１０
４から送出さるが、ＲＳ−Ｆ１０８はセットされている
のでスパイクノイズが発生しない。このとき、ＮＡＮＤ
ゲート１０７の各入力端子は“Ｈ”となり、リセット信
号Ｓ１０７がＲＳ−ＦＦ１０５，１０６へ送出されてＲ
Ｓ−ＦＦ１０５，１０６がリセットされる。そのため、
ＮＡＮＤゲート１０３，１０４の出力信号Ｓ１０３，１
０４がリセット状態となって位相差信号ＵＰ１が“Ｌ”
となる。即ち、出力信号Ｓ１０３，１０４がセット状態
となることが、位相差信号の出力の終了条件となってい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＰＬＬ（Phase Locked
Loop ；以下、ＰＬＬという）等に用いられる位相比較
器に関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献；特開昭６３−２６３８１９号公報 図２は、第１の従来例を示す位相比較器の回路図であ
り、位相比較器とその出力に応じた電圧を生成するチャ
ージポンプが示されている。位相比較器１０は３個の入
力端子１１，１２，１３を有し、入力端子１１には、入
力デジタル信号Ｒが、入力端子１２には例えば電圧制御
発振器からのデジタル帰還信号Ｖが、および入力端子１
３にはリセット信号ＲＳが、それぞれ入力されるもので
ある。入力端子１１，１３は３入力のＮＡＮＤゲート１
４のそれぞれ入力側に接続され、入力端子１２，１３は
３入力のＮＡＮＤゲート１５の入力側に接続されてい
る。各ＮＡＮＤゲート１４，１５の残った入力は、帰還
された信号がそれぞれ入力されるようになっている。Ｎ
ＡＮＤゲート１４の出力端子は、３入力のＮＡＮＤゲー
ト１６の１つの入力端子に接続され、ＮＡＮＤゲート１
６の出力端子の出力信号がＮＡＮＤゲート１４に帰還さ
れている。ＮＡＮＤゲート１５の出力端子は、３入力の
ＮＡＮＤゲート１７の１つの入力端子に接続され、ＮＡ
ＮＤゲート１７の出力端子の出力信号がＮＡＮＤゲート
１５に帰還されている。この位相比較器１０は、２個の
２入力のＮＡＮＤゲート１８，１９で構成されたリセッ
トセットフリップフロップ（以下、ＲＳ−ＦＦという）
２０と、２個の２入力のＮＡＮＤゲート２１，２２で構
成されたＲＳ−ＦＦ２３とを備えている。各ＮＡＮＤゲ
ート１８，１９の一方の入力端子とＮＡＮＤゲート１
８，１９の出力は互いに襷掛け接続され、ＮＡＮＤゲー
ト１４の出力端子はＮＡＮＤゲート１８の他方の入力端
子に接続されている。ＮＡＮＤゲート１８の出力端子が
ＲＳ−ＦＦ２０の出力信号ＲＦＦを送出し、その信号Ｒ
ＦＦはＮＡＮＤゲート１６の１つの入力端子と４入力の
ＮＡＮＤゲート２４の１つの入力端子に供給される接続
である。ＮＡＮＤゲート２４の入力端子の他の１つには
ＮＡＮＤゲート１４の出力端子が接続され、そのＮＡＮ
Ｄゲート２４の出力端子は、ＮＡＮＤゲート１６，１７
に接続されている。一方、ＲＳ−ＦＦ２３における各Ｎ
ＡＮＤゲート２１，２２の一方の入力端子とそれらＮＡ
ＮＤゲート２１，２２の出力は互いに襷掛け接続され、
ＮＡＮＤゲート１５の出力端子がＮＡＮＤゲート２２の
他方の入力端子に接続されている。ＮＡＮＤゲート２２
の出力端子がＲＳ−ＦＦ２３の出力信号ＶＦＦを送出
し、その信号ＶＦＦはＮＡＮＤゲート１７の１つの入力
端子とＮＡＮＤゲート２４の１つの入力端子に供給され
る接続である。ＮＡＮＤゲート２４の出力端子は、各Ｒ
Ｓ−ＦＦ２０，２３におけるＮＡＮＤゲート２１，１９
の他方の入力端子に接続されている。各ＮＡＮＤゲート
１６，１７は、チャージポンプ３０に信号Ｒ，Ｖの位相
差に対応した出力信号Ｕ，Ｄをそれぞれ送出するもので
ある。

【０００３】チャージポンプ３０は、電源と接地間に縦
続接続された電界効果トランジスタ３１，３２を有し、
トランジスタ３１はゲートに入力され信号Ｕに基づいて
導通制御される構成である。トランジスタ３２はＮＯＴ
回路３３を介してゲートに入力され信号Ｄに基づいて導
通制御される構成である。チャージポンプ３０は各トラ
ンジスタ３１，３２の導通状態に応じた電圧信号を出力
端子３４から出力する物である。図３は、図２の動作を
示すタイムチャートであり、位相比較器の各部の波形を
示している。リセット信号ＲＳがハイレベル（以下、
“Ｈ”という）となると、リセット状態が解除され、例
えば各信号ＲＦＦ及びＶＦＦが図３の（Ａ）に示すよう
に立ち上がる。その後、信号Ｒの立下がりによって、Ｎ
ＡＮＤゲート１６の出力信号Ｕが、図３の（Ｇ）のよう
に立ち下がり、信号Ｖの立ち下がりによってＮＡＮＤゲ
ート２４の出力信号ＦＢ及び信号Ｄが図３の（Ｆ），
（Ｈ）のように立ち下がる。さらに、信号ＦＢの立ち下
がりによって各信号Ｕ，Ｄは、それぞれローレベル（以
下、“Ｌ”という）及び“Ｈ”となる。各信号Ｕ，Ｄ
は、信号Ｒ，Ｖの位相及び周波数差を現す判定信号であ
り、例えば、信号Ｖが信号Ｒより位相が遅れている場
合、信号Ｕが“Ｌ”、信号Ｄが“Ｈ”となる。また、信
号Ｖが信号Ｒより位相が進んでいる場合、信号Ｕが
“Ｈ”、信号Ｄが“Ｌ”となる。信号Ｖが信号Ｒの位相
の一致している場合、信号Ｕ及び信号Ｄは共に“Ｈ”と
なる。各信号Ｕ，Ｄはチャージポンプ３０に供給され、
電界効果トランジスタ３１，３２がスイッチングされ
る。これにより、出力端子３４から図３の（Ｉ）に示さ
れる電圧信号が出力される。ここで、図３の（Ｉ）のＸ
１及びＸ２は、レベルが不定の部分であり、スパイクノ
イズとなる。図４は、第２の従来例を示す位相比較器の
回路図であり、図４の回路中で図２と共通する要素に
は、共通の符号が付されている。この第２の従来例の位
相比較器は、図２の位相比較器では生ずるレベルが不定
の部分Ｘ１及びＸ２を除去した電圧信号を出力するため
に、図２の位相比較器の回路を改良したものである。

【０００４】この位相比較器は、第１の従来例である図
２と同様に、入力デジタル信号Ｒ、デジタル帰還信号Ｖ
及びリセット信号ＲＳをそれぞれ入力する３個の入力端
子１１，１２，１３と、ＮＡＮＤゲート１４〜２２とを
備え、図２と異なり２つの遅延素子Ｔ１，Ｔ２を設けて
いる。遅延素子Ｔ１はＮＡＮＤゲート１４の出力端子と
ＮＡＮＤゲート１６の入力端子間に接続され、遅延素子
Ｔ２はＮＡＮＤゲート１５の出力端子とＮＡＮＤゲート
１７の入力端子間に接続されている。図５は、図４の動
作を示すタイムチャートであり、この図は図３に対応す
るものである。図２に示された位相比較器はチャージポ
ンプの出力信号中に不定部分Ｘ１，Ｘ２を生じさせてい
たが、それらはＮＡＮＤゲート２４における遅延時間が
作用して信号Ｕ，Ｄに図３で示されるノイズｎ１，ｎ２
が発生しているために起きていた。即ち、例えばＮＡＮ
Ｄゲート１７には、ＮＡＮＤゲート１５の出力信号が直
接供給されると共に、ＮＡＮＤゲート２４を介した信号
が入力される。ＮＡＮＤゲート２４には遅延時間がある
で、ノイズｎ１，ｎ２が発生していた。図４の位相比較
器は遅延素子Ｔ１，Ｔ２を設けているので、少なくとも
ＮＡＮＤゲート２４の遅延時間分だけ、各ＮＡＮＤゲー
ト１４，１５からＮＡＮＤゲート１６，１７にそれぞれ
入力される信号が遅れ、ノイズｎ１，ｎ２の発生が防止
されている。そのため、図５の（Ｉ）に示されるような
不定部分のない電圧出力を得ることができる。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
位相比較器では次のような課題があった。第１の従来例
の位相比較器ではＮＡＮＤゲート２４による遅延時間が
在るために、チャージポンプ３０の出力信号に、スパイ
クノイズを含むという課題がある。また、第２の従来例
の位相比較器ではスパイクノイズは発生しないが、２つ
の入力信号Ｒ，Ｖの位相差がこの位相比較器を構成する
論理ゲートの立ち上がり或いは立ち下がり遅延時間より
も小さい場合の出力信号Ｕ，Ｄがつぶれ、位相差を検出
できない不感帯が生じるという課題があった。例えば、
入力信号Ｒが先に“Ｌ”となり、後で入力信号Ｖが
“Ｌ”となる場合、ＮＡＮＤゲート１６が位相差の出力
の“Ｌ”を開始するのは、遅延素子Ｔ２を介して遅延し
た反転した入力信号ＲがＮＡＮＤゲート１６に入力され
たときであり、ＮＡＮＤゲート１６の位相差信号の出力
を終了するのは、遅延素子Ｔ２を介さないＮＡＮＤゲー
ト１５の出力に依存する。そのため、入力信号Ｒ，Ｖの
位相差が少ない場合、ＮＡＮＤゲート１６が位相差信号
の“Ｌ”を出力するに至らず、その終了の状態となる。
位相比較器は主としてＰＬＬを構成する回路として用い
られるので、第１の従来例の位相比較器をＰＬＬに用い
た場合はそのスパイクノイズの影響により、また第２の
従来例の位相比較器を用いた場合には不感帯のために、
ＰＬＬにおけるジッタが増大するという問題があった。

【０００６】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、第１の入力信号及び第２の入力信号
の立上がりまたは立下がりを検出し該第１の入力信号の
位相が該第２の入力信号の位相よりも進んだ場合その位
相差の対応した期間第１の位相差信号を送出し、前記第
１の入力信号の位相が前記第２の入力信号の位相よりも
遅れた場合その位相差に応じた期間第２の位相差信号を
送出する位相比較器において、次の第１のセット回路、
第２のセット回路、フリップフロップ出力段、及び論理
回路を備えている。第１のセット回路は、１つ或いは複
数のフリップフロップで構成され、前記第１の入力信号
のレベルによってセットされ第１のリセット信号によっ
てリセットされて該セット及びリセットにそれぞれ対応
してセット状態及びリセット状態の論理レベルとなる第
１のセット信号を送出する構成である。第２のセット回
路は、１つ或いは複数のフリップフロップで構成され、
前記第２の入力信号のレベルによってセットされ前記第
１のリセット信号によってリセットされて該セット及び
リセットにそれぞれ対応してセット状態及びリセット状
態の論理レベルとなる第２のセット信号を送出する機能
を有している。フリップフロップ出力段は、前記第１及
び第２のセット信号によりセット或いはリセットされ、
前記第１及び第２の位相差信号を出力するものである。
論理回路は、１つ或いは複数の論理ゲートで構成され、
前記第１及び第２のセット信号が共にセット状態のと
き、前記第１のリセット信号を前記第１及び第２のセッ
ト回路に送出する構成としている。第２の発明は、第１
の発明における第１のセット回路、第２のセット回路、
フリップフロップ出力段、及び論理回路を次のような構
成にしている。即ち、前記第１のセット回路は、第１の
入力信号のレベルによってセットされ前記第１のリセッ
ト信号によってリセットされて該セット及びリセットに
応じたセット状態及びリセット状態の論理レベルとなる
第３のセット信号を送出する第１のＲＳ−ＦＦを有し、
該第３のセット信号がセット状態の論理レベルの期間中
に前記第１のセット信号がセット状態となる構成とし、
前記第２のセット回路は、第２の入力信号のレベルによ
ってセットされ前記第１のリセット信号によってリセッ
トされて該セット及びリセットに応じたセット状態及び
リセット状態の論理レベルとなる第４のセット信号を送
出する第２のＲＳ−ＦＦを有し、該第４のセット信号が
セット状態の論理レベルの期間中に前記第２のセット信
号がセット状態となる構成としている。

【０００７】前記フリップフロップ出力段は、前記第１
及び第２のセット信号によりセット或いはリセットさ
れ、前記第１及び第２の位相差信号を出力する第３のＲ
Ｓ−ＦＦで構成し、前記論理回路は、前記第１及び第２
のセット信号が共にセット状態であることを前記第３及
び第４のセット信号から検出して前記第１のリセット信
号を前記第１及び第２のＲＳ−ＦＦへ送出する構成にし
ている。第３の発明は、第１の発明における第１のセッ
ト回路、第２のセット回路、フリップフロップ出力段、
及び論理回路を次のような構成にしている。即ち、前記
第１のセット回路は、前記第１の入力信号をクロック端
子に入力し、該第１の入力信号の立下がりまたは立上が
りに同期して所定レベルのデータを取り込んでセットと
なり前記第１のリセット信号がリセット端子入力された
場合にリセットとされ該セット及びリセットに応じた論
理レベルの前記第１のセット信号を送出する第１のＤ型
フリップフロップ（以下、Ｄ−ＦＦという）で構成して
いる。前記第２の入力信号をクロック端子に入力し、該
第２の入力信号の立下がりまたは立上がりに同期して所
定レベルのデータを取り込んでセットとなり前記第１の
リセット信号がリセット端子入力された場合にリセット
とされ該セット及びリセットに応じた論理レベルの前記
第２のセット信号を送出する第２のＤ−ＦＦで構成して
いる。前記フリップフロップ出力段は、前記第１及び第
２のセット信号によりセット或いはリセットされ、前記
第１及び第２の位相差信号を出力するＲＳ−ＦＦで構成
し、前記論理回路は、前記第１及び第２のセット信号が
共にセット状態であることを検出して前記第１のリセッ
ト信号を前記第１及び第２のＤ−ＦＦへ送出する構成に
している。第４の発明は、第１の発明における第１のセ
ット回路と第２のセット回路とフリップフロップ出力段
とを備え、１つ或いは複数の論理ゲートで構成され、前
記第１のセット信号がセット状態で第２の位相差信号が
出力されている場合或いは前記第２のセット信号がセッ
ト状態で第１の位相差信号が出力されている場合に前記
第１のリセット信号を前記第１及び第２のセット回路へ
送出する論理回路を設けている。

【０００８】第５の発明は、第４の発明における第１の
セット回路、第２のセット回路、フリップフロップ出力
段、及び論理回路を次のように構成している。即ち、前
記第１のセット回路は、第１の入力信号のレベルによっ
てセットされ前記第１のリセット信号によってリセット
されて該セット及びリセットに応じたセット状態及びリ
セット状態の論理レベルとなる第３のセット信号を送出
する第１のＲＳ−ＦＦを有し、該第３のセット信号がセ
ット状態の論理レベルの期間中に前記第１のセット信号
がセット状態となる構成としている。前記第２のセット
回路は、第２の入力信号のレベルによってセットされ前
記第１のリセット信号によってリセットされて該セット
及びリセットに応じたセット状態及びリセット状態の論
理レベルとなる第４のセット信号を送出する第２のＲＳ
−ＦＦを有し、該第４のセット信号がセット状態の論理
レベルの期間中に前記第２のセット信号がセット状態と
なる構成としいる。前記フリップフロップ出力段は、前
記第１及び第２のセット信号によりセット或いはリセッ
トされ、前記第１及び第２の位相差信号を出力する第３
のＲＳ−ＦＦで構成し、前記論理回路は、前記第１のセ
ット信号がセット状態で第２の位相差信号が出力されて
いる場合或いは前記第２のセット信号がセット状態で第
１の位相差信号が出力されている場合に前記第１のリセ
ット信号を前記第１及び第２のＲＳ−ＦＦへ送出する構
成としている。第６の発明は、第４の発明における第１
のセット回路、第２のセット回路、フリップフロップ出
力段、及び論理回路を次のように構成している。即ち、
前記第１のセット回路は、前記第１の入力信号をクロッ
ク端子に入力し、該第１の入力信号の立下がりまたは立
上がりに同期して所定レベルのデータを取り込んでセッ
トされ前記第１のリセット信号がリセット端子入力され
た場合にリセットされ、該セット及びリセットに応じた
論理レベルの前記第１のセット信号と該第１のセット信
号とは逆相の第３のセット信号を送出する第１のＤ−Ｆ
Ｆで構成している。前記第２のセット回路は、前記第２
の入力信号をクロック端子に入力し、該第２の入力信号
の立下がりまたは立上がりに同期して所定レベルのデー
タを取り込んでセットされ前記第１のリセット信号がリ
セット端子入力された場合にリセットされ、該セット及
びリセットに応じた論理レベルの第２のセット信号と該
第２のセット信号とは逆相の第４のセット信号とを送出
する第２のＤ−ＦＦで構成している。前記フリップフロ
ップ出力段は、前記第１及び第２のセット信号によりセ
ット或いはリセットされ、前記第１及び第２の位相差信
号を出力するＲＳ−ＦＦで構成し、前記論理回路は、前
記第３のセット信号がセット状態で第２の位相差信号が
出力されている場合或いは前記第４のセット信号がセッ
ト状態で第１の位相差信号が出力されている場合に前記
第１のリセット信号を前記第１及び第２のＤ−ＦＦへ送
出する構成としている。

【０００９】

【作用】第１の発明によれば、以上のように位相比較器
を構成したので、第１の入力信号及び第２の入力信号の
立上がりまたは立下がりを検出し該第１の入力信号の位
相が該第２の入力信号の位相よりも進んだ場合その位相
差の対応した期間第１の位相差信号を送出し、前記第１
の入力信号の位相が前記第２の入力信号の位相よりも遅
れた場合その位相差に応じた期間第２の位相差信号を送
出する位相比較器において、次のような動作が行われ
る。第１の入力信号のレベルによってセット状態及びリ
セット状態の論理レベルとなる第１のセット信号が第１
のセット回路から送出され、第２の入力信号のレベルに
よってセット状態及びリセット状態の論理レベルとなる
第２のセット信号が第２のセット回路から送出される。
例えば、初期状態から第１の入力信号のレベルか変化す
ると、セット状態の第１のセット信号がフリップフロッ
プ出力段へ送出され、そのフリップフロップ段がセット
されて第１の位相差信号が送出される。一方、第１及び
第２のセット信号が共にセット状態のとき、第１のリセ
ット信号が論理回路から第１及び第２のセット回路に送
出され、第１及び第２のセット回路がリセットされる。
よって第１の位相差信号の送出が終了する。第２の発明
によれば、第１の入力信号のレベルに応じた第３のセッ
ト信号が第１のＲＳ−ＦＦから送出され、該第３のセッ
ト信号がセット状態の論理レベルの期間中に第１の発明
における第１のセット信号がセット状態となって送出さ
れる。第２の入力信号のレベルに応じた第４のセット信
号が第１のＲＳ−ＦＦから送出され、該第３のセット信
号がセット状態の論理レベルの期間中に第１の発明にお
ける第２のセット信号がセット状態となって送出され
る。第３のＲＳ−ＦＦは、第１及び第２のセット信号に
よりセット或いはリセットされ、第１及び第２の位相差
信号が第３のＲＳ−ＦＦから出力される。一方、論理回
路が、前記第１及び第２のセット信号が共にセット状態
であることを第３及び第４のセット信号から検出し、第
１のリセット信号が第１及び第２のＲＳ−ＦＦへ送出さ
れる。第３の発明によれば、第１の発明における第１の
セット信号が第１のＤ−ＦＦから送出され、第２のセッ
ト信号が第２のＤ−ＦＦから送出される。ＲＳ−ＦＦが
第１及び第２のセット信号によりセット或いはリセット
され、そのＲＳ−ＦＦによって第１及び第２の位相差信
号が出力される。一方、論理回路は、前記第１及び第２
のセット信号が共にセット状態であることを検出し、第
１のリセット信号が論理回路から第１及び第２のＤ−Ｆ
Ｆへ送出される。

【００１０】第４の発明によれば、論理回路が、第１の
セット信号がセット状態で第２の位相差信号が出力され
ている場合或いは前記第２のセット信号がセット状態で
第１の位相差信号が出力されている場合に第１のリセッ
ト信号を送出し、この第１のリセット信号によって第１
の発明における第１のセット回路と第２のセット回路
が、リセットされる。第５の発明によれば、第４の発明
において、第１のＲＳ−ＦＦが、第１の入力信号に基づ
きセット状態となった第３のセット信号を送出し、その
第３のセット信号がセット状態の期間第４の発明におけ
る第１のセット信号がセット状態となる。第２のＲＳ−
ＦＦが、第２の入力信号に基づきセット状態となった第
４のセット信号を送出し、その第４のセット信号がセッ
ト状態の期間第４の発明における第２のセット信号がセ
ット状態となる。第３のＲＳ−ＦＦは第１及び第２のセ
ット信号によってセット或いはリセットされ、前記第１
及び第２の位相差信号が第３のＲＳ−ＦＦによって出力
される。一方、第１のセット信号がセット状態で第２の
位相差信号が出力されている場合或いは第２のセット信
号がセット状態で第１の位相差信号が出力されている場
合に第１のリセット信号が論理回路によって第１及び第
２のＲＳ−ＦＦへ送出される。第６の発明によれば、第
４の発明において、第１のＤ−ＦＦが第１のセット信号
と該第１のセット信号とは逆相の第３のセット信号を送
出し、第２のＤ−ＦＦが第２のセット信号と該第２のセ
ット信号とは逆相の第４のセット信号を送出する。ＲＳ
−ＦＦは、第１及び第２のセット信号によりセット或い
はリセットされ、第１及び第２の位相差信号がそのＲＳ
−ＦＦによって出力される。一方、論理回路は、第３の
セット信号がセット状態で第２の位相差信号が出力され
ている場合或いは第４のセット信号がセット状態で第１
の位相差信号が出力されている場合を検出し、第１のリ
セット信号が第１及び第２のＤ−ＦＦへ送出される。従
って、前記課題を解決できるのである。

【００１１】

【実施例】第１の実施例 図１は、本発明の第１の実施例を示す位相比較器の回路
図である。位相比較器は、第１の入力信号Ｒ及び第２の
入力信号Ｖの立上がりまたは立下がりを検出し信号Ｒの
位相が信号Ｖの位相よりも進んだ場合その位相差の対応
した期間第１の位相差信号ＵＰ１を送出し、信号Ｒの位
相が信号Ｖの位相よりも遅れた場合その位相差に応じた
期間第２の位相差信号ＤＷ１を送出するものであり、図
１の位相比較器は各信号Ｒ，Ｖをそれぞれ入力する２つ
の入力端子Ｉｎ１，Ｉｎ２を有している。入力端子Ｉｎ
１は２つの図示しない入力端子ａ，ｂを有するＮＡＮＤ
ゲート１０１の入力端子ａに接続され、入力端子Ｉｎ２
は２つの図示しない入力端子ａ，ｂを有するＮＡＮＤゲ
ート１０２の入力端子ａに接続されている。ＮＡＮＤゲ
ート１０１の出力端子は、３つの図示しない入力端子
ａ，ｂ，ｃを有するＮＡＮＤゲート１０３の入力端子ａ
に接続され、このＮＡＮＤゲート１０３の出力端子はＮ
ＡＮＤゲート１０１の入力端子ｂに帰還接続されてい
る。ＮＡＮＤゲート１０２の出力端子は、３つの図示し
ない入力端子ａ，ｂ，ｃを有するＮＡＮＤゲート１０４
の入力端子ａに接続され、このＮＡＮＤゲート１０４の
出力端子はＮＡＮＤゲート１０２の入力端子ｂに帰還接
続されている。即ち、２つのＮＡＮＤゲート１０１，１
０３は、１つのフリップフロップを構成し、同様に、２
つのＮＡＮＤゲート１０２，１０４は、１つのフリップ
フロップを構成している。この位相比較器は、それぞれ
第１及び第２のＲＳ−ＦＦである２つのＲＳ−ＦＦ１０
５，１０６を備えている。ＮＡＮＤゲート１０１の出力
端子は、２入力のＲＳ−ＦＦ１０５の一方の入力端子
と、４個の図示しない入力端子ａ，ｂ，ｃ，ｄを有する
論理回路のＮＡＮＤゲート１０７の入力端子ａとに接続
されている。ＲＳ−ＦＦ１０５は２つのＮＡＮＤゲート
１０５−１，１０５−２を備え、各ＮＡＮＤゲート１０
５−１，１０５−２はそれぞれ２つの入力端子ａ，ｂを
有している。ＮＡＮＤゲート１０５−１の入力端子ａに
は、ＮＡＮＤゲート１０１の出力端子が接続され、ＮＡ
ＮＤゲート１０５−１の出力端子がこのＲＳ−ＦＦ１０
５の出力端子とされている。ＮＡＮＤゲート１０５−１
の出力端子がＮＡＮＤゲート１０５−２の入力端子ａ
に、及びＮＡＮＤゲート１０５−２の出力端子がＮＡＮ
Ｄゲート１０５−１の入力端子ｂに、それぞれ襷掛け接
続されている。ＮＡＮＤゲート１０５−１の出力端子、
即ちＲＳ−ＦＦ１０５の出力端子はＮＡＮＤゲート１０
３の入力端子ｂに接続されると共に、ＮＡＮＤゲート１
０７の入力端子ｂに接続されている。

【００１２】一方、ＮＡＮＤゲート１０２の出力端子
は、２入力のＲＳ−ＦＦ１０６の一方の入力端子と、Ｎ
ＡＮＤゲート１０７の入力端子ｄとに接続されている。
ＲＳ−ＦＦ１０６は２つのＮＡＮＤゲート１０６−１，
１０６−２を備え、各ＮＡＮＤゲート１０６−１，１０
６−２はそれぞれ２つの入力端子ａ，ｂを有している。
ＮＡＮＤゲート１０６−１の入力端子ａには、ＮＡＮＤ
ゲート１０２の出力端子が接続され、ＮＡＮＤゲート１
０６−１の出力端子がこのＲＳ−ＦＦ１０６の出力端子
とされている。ＮＡＮＤゲート１０６−１の出力端子が
ＮＡＮＤゲート１０６−２の入力端子ａに、及びＮＡＮ
Ｄゲート１０６−２の出力端子がＮＡＮＤゲート１０６
−１の入力端子ｂに、それぞれ襷掛け接続されている。
ＮＡＮＤゲート１０６−１の出力端子、即ちＲＳ−ＦＦ
１０６の出力端子はＮＡＮＤゲート１０４の入力端子ｂ
に接続されると共に、ＮＡＮＤゲート１０７の入力端子
ｃに接続されている。各ＲＳ−ＦＦ１０５，１０６の他
方の入力端子は、ＮＡＮＤゲート１０７の出力端子が共
通に接続されている。各ＮＡＮＤゲート１０１，１０３
で構成されるフリップフロップとＲＳ−ＦＦ１０５とは
第１のセット回路Ｆ１を構成し、信号Ｒのレベルに応じ
てセットされて第１のセット信号をＮＡＮＤゲート１０
３から送出する。また、各ＮＡＮＤゲート１０２，１０
４で構成されるフリップフロップとＲＳ−ＦＦ１０６と
は第２のセット回路Ｆ２を構成し、信号Ｖのレベルに応
じてセットされて第２のセット信号をＮＡＮＤゲート１
０４から送出する構成である。２つのＮＡＮＤゲート１
０３，１０４の出力端子が、フリップフロップ出力段で
ある２入力の第３のＲＳ−ＦＦ１０８の入力端子に接続
されている。ＲＳ−ＦＦ１０８は２つのＮＯＲゲート１
０８−１，１０８−２を有し、各ＮＯＲゲート１０８−
１，１０８−２は、それぞれ図示しない入力端子ａ，ｂ
を備えている。ＮＡＮＤゲート１０３の出力端子がＮＯ
Ｒゲート１０８−１の入力端子ａに接続され、ＮＡＮＤ
ゲート１０４の出力端子がＮＯＲゲート１０８−２の入
力端子ａに接続されている。それらＮＯＲゲート１０８
−１，１０８−２の出力端子とＮＯＲゲート１０８−
１，１０８−２の各入力端子ｂは互いに襷掛け接続さ
れ、その各ＮＯＲゲート１０８−１，１０８−２の出力
端子Ｏｕｔ１，Ｏｕｔ２から位相差検出結果である位相
差信号ＵＰ１，ＤＷ１が出力される構成である。

【００１３】図６は、図１の動作を示すタイムチャート
であり、図１の各部の波形を示している。この図を参照
しつつ図１の位相比較器の動作を説明する。初期状態が
図６のように、２つの入力信号Ｒ，Ｖが共に“Ｈ”、各
ＮＡＮＤゲート１０１，１０２の出力信号Ｓ１０１，Ｓ
１０２が共に“Ｌ”、各ＲＳ−ＦＦ１０５，１０６の出
力Ｓ１０５，Ｓ１０６が共に“Ｈ”、各ＮＡＮＤゲート
１０３，１０４の出力信号即ち第１及び第２のセット信
号である信号Ｓ１０３，Ｓ１０４が共に“Ｈ”、ＮＡＮ
Ｄゲート１０７の出力信号即ち第１及び第２のセット回
路Ｆ１，Ｆ２をリセットする第１のリセット信号Ｓ１０
７が“Ｈ”であり、且つ、位相差信号ＵＰ１，ＤＷ１が
共に“Ｌ”であるとする。このような初期状態において
入力信号Ｒが“Ｌ”に変化すると、信号Ｓ１０１が
“Ｈ”に変化し、ＮＡＮＤゲート１０３の出力信号Ｓ１
０３がセット状態の“Ｌ”となる。そのため、ＲＳ−Ｆ
Ｆ１０８がセットされ、位相差信号ＵＰ１が“Ｈ”に変
化して位相差の出力を開始する。次に、入力信号Ｖも
“Ｌ”に変化すると、ＮＡＮＤゲート１０２の出力信号
Ｓ１０２が“Ｈ”となり、ＮＡＮＤゲート１０４の出力
信号Ｓ１０４がセット状態の“Ｌ”に変化する。信号Ｓ
１０４はＲＳ−ＦＦ１０８に供給されるが、ＲＳ−ＦＦ
１０８は既にセットされているので、ＲＳ−ＦＦ１０８
の出力ＤＷ１は“Ｌ”のまま変化しない。即ち、前段階
で、ＮＯＲゲート１０８−１の出力信号が“Ｈ”となっ
てＮＯＲゲート１８−２の入力端子ｂに入力されている
ので、信号Ｓ１０４が“Ｌ”に変化しても、位相差信号
ＤＷ１は変化せずに“Ｌ”のまま保持される。このた
め、第１の従来例のようなスパイクノイズが発生しな
い。また、この時点で、入力信号Ｒ，Ｖが“Ｌ”であっ
て各信号Ｓ１０１，Ｓ１０２とＲＳ−ＦＦＳ１０５の出
力信号Ｓ１０５とＲＳ−ＦＦ１０６の出力信号Ｓ１０６
とが、全て“Ｈ”となり、ＮＡＮＤゲート１０７の出力
信号Ｓ１０７は第１のリセット信号となる“Ｌ”に変化
する。信号Ｓ１０７が“Ｌ”に変化するのに伴い、各Ｒ
Ｓ−ＦＦ１０５，１０６とＮＡＮＤゲート１０３，１０
４は、それぞれリセットされる。そのため、各ＮＡＮＤ
ゲート１０３，１０４の出力信号Ｓ１０３，Ｓ１０４
は、共に“Ｈ”に変化し、ＲＳ−ＦＦ１０８がリセット
されて位相差信号ＵＰ１による位相差の出力が終了す
る。一方、初期状態において入力信号Ｖが先に“Ｌ”に
変化する場合も、出力信号にスパイクノイズを含まな
い。このことは、回路の対称性から明らかである。

【００１４】以上のように、本実施例では、ＲＳ−ＦＦ
１０８を設けているので、２つの入力信号Ｒ，Ｖの立下
がりエッジの位相差に対し、ＲＳ−ＦＦ１０８が先着し
たエッジでセット状態となって位相差検出信号である信
号ＵＰ１またはＤＷ１の送出を開始し、後着のエッジで
は変化をしない。そのため、スパイクノイズの発生がな
い。また、２つの信号Ｓ１０３，１０４のレベルが
“Ｌ”となっていること、即ち、入力信号Ｒ，Ｖが共に
“Ｌ”となっていることが、ＲＳ−ＦＦ１０８における
リセット条件となっているため、入力信号Ｒ，Ｖ間の位
相差が極めて小さい場合でも、出力信号がつぶれること
はない。そのため、この位相比較器をＰＬＬに用いた場
合、ジッタが減少できる。

【００１５】第２の実施例 図７は、本発明の第２の実施例を示す位相比較器の回路
図である。この位相比較器は、第１及び第２の入力信号
である２つの信号Ｒ，Ｖをそれぞれ入力する入力端子Ｉ
ｎ１，Ｉｎ２と、入力端子Ｉｎ１，Ｉｎ２からの入力信
号Ｒ，Ｖをクロック端子ＣＬＫにそれぞれ入力する第１
及び第２のＤ−ＦＦ２０１，２０２とを備えている。各
Ｄ−ＦＦ２０１，２０２はデータ入力端子Ｄを有して常
時“Ｈ”の信号をそれぞれデータ入力端子Ｄに入力して
いる。即ち、各Ｄ−ＦＦ２０１，２０２は信号Ｒ，Ｖの
立下がり同期して“Ｈ”をデータ入力端子Ｄから取り込
む。また、各Ｄ−ＦＦ２０１，２０２は正相出力端子Ｑ
と反転出力を送出する反転出力端子Ｑ／とリセット端子
Ｒｅとをそれぞれ有している。Ｄ−ＦＦ２０１の反転出
力端子Ｑ／は、２つの図示しない入力端子ａ，ｂを有す
る論理回路であるＮＯＲゲート２０３の入力端子ａと、
２入力のフリップフロップ出力段であるＲＳ−ＦＦ２０
４の一方の入力端子とに、接続されている。Ｄ−ＦＦ２
０２の反転出力端子Ｑ／はＮＯＲゲート２０３の入力端
子ｂとＲＳ−ＦＦ２０４の他方の入力端子に接続されて
いる。ＮＯＲゲート２０３の出力端子は、各Ｄ−ＦＦ２
０１，２０２の端子Ｒｅに共通に接続されている。ＲＳ
−ＦＦ２０４は、２個のＮＯＲゲート２０４−１，２０
４−２で構成されている。各ＮＯＲゲート２０４−１，
２０４−２はそれぞれ図示しない入力端子ａ，ｂを有
し、各ＮＯＲゲート２０４−１，２０４−２の入力端子
ｂと出力端子が互いに襷掛け接続されている。ＮＯＲゲ
ート２０４−１，２０４−２の出力端子Ｏｕｔ１，Ｏｕ
ｔ２から２つの入力信号Ｒ，Ｖ間の位相差検出信号であ
る第１及び第２の位相差信号ＵＰ２，ＤＷ２がそれぞれ
出力される構成である。

【００１６】図８は、図７の動作を示すタイムチャート
であり、この図を参照しつつこの位相比較器の動作を説
明する。図８には、入力信号Ｒ，Ｖと、Ｄ−ＦＦ２０１
の反転出力信号Ｓ２０１と、Ｄ−ＦＦ２０２の反転出力
信号Ｓ２０２と、ＮＯＲゲート２０３の出力信号Ｓ２０
３と、位相差信号ＵＰ２，ＤＷ２の波形とが、示されて
いる。初期状態として図８のように、２つの入力信号
Ｒ，Ｖが共に“Ｈ”、各信号Ｓ２０１，Ｓ２０２が共に
“Ｈ”、２つの位相差信号ＵＰ２，ＤＷ２が共に
“Ｌ”、及びＮＯＲゲート２０３の出力信号即ちリセッ
ト信号Ｓ２０３が“Ｌ”であるものとする。初期状態に
おいて、例えば先に入力信号Ｒのレベルが“Ｌ”に変化
すると、第１のセット信号である信号Ｓ２０１がセット
状態の“Ｌ”に変化する。信号Ｓ２０１の変化に伴いＲ
Ｓ−ＦＦ２０４がセットされ、位相差検出が開始されて
位相差信号ＵＰ２が“Ｈ”となる。次に、入力信号Ｖも
“Ｌ”に変化すると、第２のセット信号である信号Ｓ２
０２がセット状態の“Ｌ”に変化してＲＳ−ＦＦ２０４
へ供給される。ＲＳ−ＦＦ２０４は既にセットされてい
るので、位相差信号ＤＷ２のレベルは変化しないで
“Ｌ”が保持される。即ち、出力信号にスパイクノイズ
が含まれない。またこの時、信号Ｓ２０１及びＳ２０２
が共に“Ｌ”であるので、ＮＯＲゲート２０３の送出す
る信号Ｓ２０３は、“Ｈ”に変化し、各Ｄ−ＦＦ２０
１，２０２は共にリセットされる。そのため、各信号Ｓ
２０１，Ｓ２０２は共に“Ｈ”に変化し、Ｄ−ＦＦ２０
４がリセットされる。即ち、位相差信号ＵＰ２は、位相
差検出の出力を終了する。一方、初期状態において入力
信号Ｖが先に“Ｌ”に変化する場合も、出力信号にスパ
イクノイズを含まない。このことは、回路の対称性から
明らかである。以上のように、本実施例では、ＲＳ−Ｆ
Ｆ２０４を設けているので、２つの入力信号Ｒ，Ｖの立
ち下がりエッジの位相差に対し、ＲＳ−ＦＦ２０４が先
着したエッジでセット状態となって位相差検出信号であ
る信号ＵＰ２またはＤＷ２の送出を開始し、後着のエッ
ジでは変化をしない。そのため、スパイクノイズの発生
がない。また、２つの入力信号Ｒ，Ｖのレベルが“Ｌ”
となっていることが、ＲＳ−ＦＦ２０４におけるリセッ
ト条件となっているため、入力信号Ｒ，Ｖ間の位相差が
極めて小さい場合でも、出力信号がつぶれることはな
い。そのため、この位相比較器をＰＬＬに用いた場合、
ジッタが減少できる。

【００１７】第３の実施例 図９は、本発明の第３の実施例を示す位相比較器の回路
図である。この位相比較器は、２つの第１及び第２の入
力信号Ｒ，Ｖをそれぞれ入力する２つの入力端子Ｉｎ
１，Ｉｎ２を有している。入力端子Ｉｎ１は２つの図示
しない入力端子ａ，ｂを有するＮＡＮＤゲート３０１の
入力端子ａに接続され、入力端子Ｉｎ２は２つの図示し
ない入力端子ａ，ｂを有するＮＡＮＤゲート３０２の入
力端子ａに接続されている。ＮＡＮＤゲート１０１の出
力端子は、３つの図示しない入力端子ａ，ｂ，ｃを有す
るＮＡＮＤゲート３０３の入力端子ａに接続され、この
ＮＡＮＤゲート３０３の出力端子はＮＡＮＤゲート３０
１の入力端子ｂに帰還接続されている。ＮＡＮＤゲート
３０２の出力端子は、３つの図示しない入力端子ａ，
ｂ，ｃを有するＮＡＮＤゲート３０４の入力端子ａに接
続され、このＮＡＮＤゲート３０４の出力端子はＮＡＮ
Ｄゲート３０２の入力端子ｂに帰還接続されている。即
ち、２つのＮＡＮＤゲート３０１，３０３は、１つのフ
リップフロップを構成し、同様に、２つのＮＡＮＤゲー
ト３０２，３０４は、１つのフリップフロップを構成し
ている。この位相比較器は、各第１，第２のＲＳ−ＦＦ
をそれぞれ構成するＲＳ−ＦＦ３０５，３０６を備えて
いる。ＮＡＮＤゲート３０１の出力端子は、２入力のＲ
Ｓ−ＦＦ３０５の一方の入力端子と、５個の図示しない
入力端子ａ，ｂ，ｃ，ｄ，ｅを有するＮＡＮＤゲート３
０７の入力端子ａとに接続されている。ＲＳ−ＦＦ３０
５は２つのＮＡＮＤゲート３０５−１，３０５−２を備
え、各ＮＡＮＤゲート３０５−１，３０５−２はそれぞ
れ２つの入力端子ａ，ｂを有している。ＮＡＮＤゲート
３０５−１の入力端子ａには、ＮＡＮＤゲート３０１の
出力端子が接続され、ＮＡＮＤゲート３０５−１の出力
端子がこのＲＳ−ＦＦ３０５の出力端子とされている。
ＮＡＮＤゲート３０５−１の出力端子がＮＡＮＤゲート
３０５−２の入力端子ａに、及びＮＡＮＤゲート３０５
−２の出力端子がＮＡＮＤゲート３０５−１の入力端子
ｂに、それぞれ襷掛け接続されている。ＮＡＮＤゲート
３０５−１の出力端子、即ちＲＳ−ＦＦ３０５の出力端
子はＮＡＮＤゲート３０３の入力端子ｂに接続されると
共に、ＮＡＮＤゲート３０７の入力端子ｂに接続されて
いる。

【００１８】一方、ＮＡＮＤゲート３０２の出力端子は
２入力のＲＳ−ＦＦ３０６の一方の入力端子と、ＮＡＮ
Ｄゲート３０７の入力端子ｅとに、接続されている。Ｒ
Ｓ−ＦＦ３０６は２つのＮＡＮＤゲート３０６−１，３
０６−２を備え、各ＮＡＮＤゲート３０６−１，３０６
−２はそれぞれ２つの入力端子ａ，ｂを有している。Ｎ
ＡＮＤゲート３０６−１の入力端子ａには、ＮＡＮＤゲ
ート３０２の出力端子が接続され、ＮＡＮＤゲート３０
６−１の出力端子がこのＲＳ−ＦＦ３０６の出力端子と
されている。ＮＡＮＤゲート３０６−１の出力端子がＮ
ＡＮＤゲート３０６−２の入力端子ａに、及びＮＡＮＤ
ゲート３０６−２の出力端子がＮＡＮＤゲート３０６−
１の入力端子ｂに、それぞれ襷掛け接続されている。Ｎ
ＡＮＤゲート３０６−１の出力端子、即ちＲＳ−ＦＦ３
０６の出力端子はＮＡＮＤゲート３０４の入力端子ｂに
接続されると共に、ＮＡＮＤゲート３０７の入力端子ｄ
に接続されている。各ＲＳ−ＦＦ３０５，３０６の他方
の入力端子は、ＮＡＮＤゲート３０７の出力端子が共通
に接続されている。各ＮＡＮＤゲート３０１，３０３で
構成されるフリップフロップとＲＳ−ＦＦ３０５とは、
第１のセット回路Ｆ１を構成している。信号Ｒ，Ｖのレ
ベルに応じてＲＳ−ＦＦ３０５から第３のセット信号Ｓ
３０５が送出され、この第３のセット信号Ｓ３０５によ
ってセットされた第１のセット信号Ｓ３０３がＮＡＮＤ
ゲート３０３から送出される。また、各ＮＡＮＤゲート
３０２，３０４で構成されるフリップフロップとＲＳ−
ＦＦ３０６とは、第２のセット回路Ｆ２を構成してい
る。信号Ｒ，Ｖのレベルに応じてＲＳ−ＦＦ３０６から
第４のセット信号Ｓ３０６が送出され、この第３のセッ
ト信号Ｓ３０６によってセットされた第２のセット信号
Ｓ３０４がＮＡＮＤゲート３０４から送出される構成で
ある。

【００１９】２つのＮＡＮＤゲート３０３，３０４の出
力端子が、２入力の第３のフリップフロップであるＲＳ
−ＦＦ３０８の入力端子に接続されている。ＲＳ−ＦＦ
３０８はフリップフロップ出力段を構成し、２つのＮＯ
Ｒゲート３０８−１，３０８−２を有している。各ＮＯ
Ｒゲート３０８−１，３０８−２は、それぞれ図示しな
い入力端子ａ，ｂを備えている。ＮＡＮＤゲート３０３
の出力端子がＮＯＲゲート３０８−１の入力端子ａに接
続され、ＮＡＮＤゲート３０３の出力端子がＮＯＲゲー
ト３０８−２の入力端子ａに接続されている。各ＮＯＲ
ゲート３０８−１，３０８−２の出力端子とＮＯＲゲー
ト３０８−１，３０８−２の入力端子ｂは互いに襷掛け
接続され、その各ＮＯＲゲート３０８−１，３０８−２
の出力端子Ｏｕｔ１，Ｏｕｔ２から位相差検出結果であ
る出力信号ＵＰ３，ＤＷ３が出力される構成である。さ
らに、本実施例の位相比較器には論理回路を構成する３
個のＮＡＮＤゲート３０９，３１０，３１１が、設けら
れ、それら各ＮＡＮＤゲート３０９，３１０，３１１は
それぞれ図示しない２つの入力端子ａ，ｂを有してい
る。ＮＡＮＤゲート３０１の出力端子がＮＡＮＤゲート
３０９の入力端子ａに接続され、ＮＡＮＤゲート３０９
の入力端子ｂには、ＲＳ−ＦＦ３０８中のＮＯＲゲート
３０８−２の出力端子が接続されている。ＮＡＮＤゲー
ト３０２の出力端子がＮＡＮＤゲート３１０の入力端子
ａに接続され、ＮＡＮＤゲート３１０の入力端子ｂに
は、ＮＯＲゲート３０８−１の出力端子が接続されてい
る。各ＮＡＮＤゲート３０９，３１０の出力端子が、Ｎ
ＡＮＤゲート３１１の入力端子ａ，ｂにそれぞれ接続さ
れ、そのＮＡＮＤゲート３１１の出力端子が、ＮＡＮＤ
ゲート３０７の入力端子ｃ接続されている。図１０は、
図９の動作を示すタイムチャートであり、この図を参照
しつつ、図１０の位相比較器の動作を説明する。初期状
態が図１０のように、２つの入力信号Ｒ，Ｖが共に
“Ｈ”、各ＮＡＮＤゲート３０１，３０２の出力信号Ｓ
３０１，Ｓ３０２が共に“Ｌ”、各ＲＳ−ＦＦ３０５，
３０６の出力、即ち第３，第４のセット信号Ｓ３０５，
Ｓ３０６が共に“Ｈ”、各ＮＡＮＤゲート３０３，３０
４の出力信号、即ち第１，第２のセット信号Ｓ３０３，
Ｓ３０４が共に“Ｈ”、ＮＡＮＤゲート３０７の出力信
号Ｓ３０７が“Ｈ”であり、且つ、位相差信号ＵＰ３，
ＤＷ３が共に“Ｌ”であるとする。

【００２０】このような初期状態において入力信号Ｒが
“Ｌ”に変化すると、信号Ｓ３０１が“Ｈ”に変化し、
ＮＡＮＤゲート３０３の出力信号即ち第１のセット信号
である信号Ｓ３０３がセット状態の“Ｌ”となる。その
ため、ＲＳ−ＦＦ３０８がセットされ、位相差信号ＵＰ
３が“Ｈ”に変化して位相差の出力を開始する。次に、
入力信号Ｖも“Ｌ”に変化すると、ＮＡＮＤゲート３０
２の出力信号Ｓ３０２が“Ｈ”となり、ＮＡＮＤゲート
３０４の出力信号Ｓ３０４が“Ｌ”に変化する。第２の
セット信号である信号Ｓ３０４はＲＳ−ＦＦ３０８に供
給されるが、ＲＳ−ＦＦ３０８は既にセットされている
ので、ＲＳ−ＦＦ３０８の出力ＤＷ３は“Ｌ”のまま変
化しない。即ち、前段階で、ＮＯＲゲート３０８−１の
出力信号が“Ｈ”となってＮＯＲゲート３０８−２の入
力端子ｂに入力されているので、信号Ｓ３０４が“Ｌ”
に変化しても、位相差信号ＤＷ３は変化せずに“Ｌ”の
まま保持される。このため、従来のようなスパイクノイ
ズが発生しない。またこの時点で信号Ｓ３０２と位相差
信号ＵＰ３が共に“Ｈ”であるので、ＮＡＮＤゲート３
１０の出力信号Ｓ３１０が“Ｌ”に変化し、ＮＡＮＤゲ
ート３１１の出力信号Ｓ３１１が“Ｈ”に変化する。さ
らに、入力信号Ｒ，Ｖが“Ｌ”であって各信号Ｓ３０
１，Ｓ３０２とＲＳ−ＦＦＳ３０５の出力信号Ｓ３０５
とＲＳ−ＦＦ３０６の出力信号Ｓ３０６と信号Ｓ３１１
とが全て“Ｈ”となっているので、ＮＡＮＤゲート３０
７の出力信号Ｓ３０７が“Ｌ”に変化して第１のリセッ
ト信号となる。信号Ｓ３０７が“Ｌ”に変化するのに伴
い、各ＲＳ−ＦＦ３０５，３０６とＮＡＮＤゲート３０
３，３０４は、それぞれリセットされる。そのため、各
ＮＡＮＤゲート３０３，３０４の出力信号Ｓ３０３，Ｓ
３０４は、共に“Ｈ”に変化し、ＲＳ−ＦＦ３０８がリ
セットされて位相差信号ＵＰ３による位相差の出力が終
了する。一方、初期状態において入力信号Ｖが先に
“Ｌ”に変化する場合も、出力信号にスパイクノイズを
含まない。このことは、回路の対称性から明らかであ
る。以上のように、本実施例では、ＲＳ−ＦＦ３０８を
設けているので、２つの入力信号Ｒ，Ｖの立ち下がりエ
ッジの位相差に対し、ＲＳ−ＦＦ３０８が先着したエッ
ジでセット状態となって位相差検出信号である信号ＵＰ
３または信号ＤＷ３の送出を開始し、後着のエッジでは
変化をしない。そのため、スパイクノイズの発生がな
い。また、信号ＵＰ３またはＤＷ３が位相差の出力を行
っていることが、位相差検出を終了するためのリセット
条件となるので、２つの入力信号Ｒ，Ｖ間の位相差が極
めて小さい場合でも、出力信号がつぶれることはない。
そのため、この位相比較器をＰＬＬに用いた場合、ジッ
タが減少できる。

【００２１】第４の実施例 図１１は、本発明の第４の実施例を示す位相比較器の回
路図である。この位相比較器は、第１及び第２の入力信
号である２つの信号Ｒ，Ｖをそれぞれ入力する入力端子
Ｉｎ１，Ｉｎ２と、入力端子Ｉｎ１，Ｉｎ２からの入力
信号Ｒ，Ｖをクロック端子ＣＬＫにそれぞれ第１，第２
のＤ−ＦＦ４０１，４０２を備えている。各Ｄ−ＦＦ４
０１，４０２はデータ入力端子Ｄを有し、常時“Ｈ”の
信号をそれぞれデータ入力端子Ｄに入力されている。即
ち、各Ｄ−ＦＦ４０１，４０２は信号Ｒ，Ｖの立下がり
同期して“Ｈ”をデータ入力端子Ｄから取り込む。各Ｄ
−ＦＦ４０１，４０２は正相出力端子Ｑと反転出力を送
出する反転出力端子Ｑ／と、リセット端子Ｒｅとを、そ
れぞれ有している。Ｄ−ＦＦ４０１の反転出力端子Ｑ／
は、第１のセット信号Ｓ４０１／を出力するものであ
り、２入力のＲＳ−ＦＦ４０３の一方の入力端子に接続
されている。Ｄ−ＦＦ４０２の反転出力端子Ｑ／は第２
のセット信号Ｓ４０２／を出力するものであり、ＲＳ−
ＦＦ４０３の他方の入力端子に接続されている。ＲＳ−
ＦＦ４０３はフリップフロップ出力段であり、２個のＮ
ＯＲゲート４０３−１，４０３−２で構成されている。
各ＮＯＲゲート４０３−１，４０３−２はそれぞれ図示
しない入力端子ａ，ｂを有している。Ｄ−ＦＦ４０１，
４０２の反転出力端子Ｑ／が、ＮＯＲゲート４０３−
１，４０３−２の入力端子ａにそれぞれ接続され、各Ｎ
ＯＲゲート４０３−１，４０３−２の入力端子ｂと出力
端子が互いに襷掛け接続されている。ＮＯＲゲート４０
３−１，４０３−２の出力端子Ｏｕｔ１，Ｏｕｔ２から
２つの入力信号Ｒ，Ｖ間の位相差検出信号である位相差
信号ＵＰ４，ＤＷ４が、それぞれ出力される構成であ
る。

【００２２】本実施例の位相比較器には、さらに、論理
回路を構成する３個のＮＡＮＤゲート４０４，４０５，
４０６が設けられ、それら各ＮＡＮＤゲート４０４，４
０５，４０６はそれぞれ図示しない２つの入力端子ａ，
ｂを有している。第３のセット信号Ｓ４０１を送出する
Ｄ−ＦＦ４０１の正相出力端子Ｑが、ＮＡＮＤゲート４
０４の入力端子ａに接続され、ＮＡＮＤゲート４０４の
入力端子ｂには、ＲＳ−ＦＦ４０３中のＮＯＲゲート４
０３−２の出力端子が接続されている。第４のセット信
号を送出するＤ−ＦＦ４０２の正相出力端子Ｑが、ＮＡ
ＮＤゲート４０５の入力端子ａに接続され、そのＮＡＮ
Ｄゲート４０５の入力端子ｂには、ＮＯＲゲート４０３
−１の出力端子が接続されている。各ＮＡＮＤゲート４
０４，４０５の出力端子がＮＡＮＤゲート４０６の入力
端子ａ，ｂに接続され、ＮＡＮＤゲート４０６の出力端
子は、各Ｄ−ＦＦ４０１，４０２の端子Ｒｅに共通に接
続されている。図１２は、図１１の動作を示すタイムチ
ャートであり、この図を参照しつつこの位相比較器の動
作を説明する。図１２には、入力信号Ｒ，Ｖと、各Ｄ−
ＦＦ４０１，４０２の正相出力信号Ｓ４０１，Ｓ４０２
と、各Ｄ−ＦＦ４０１，４０２の反転出力信号Ｓ４０１
／，Ｓ４０２／と、ＮＡＮＤゲート４０４の出力信号Ｓ
４０４と、ＮＡＮＤゲート４０５の出力信号Ｓ４０５
と、ＮＡＮＤゲート４０６の出力信号Ｓ４０６と、位相
差信号ＵＰ４，ＤＷ４の波形とが、示されている。初期
状態として図１２のように、２つの入力信号Ｒ，Ｖが共
に“Ｈ”、各信号Ｓ４０１／，Ｓ４０２／が共に
“Ｈ”、２つの位相差信号ＵＰ４，ＤＷ４が共に“Ｌ”
であるものとする。初期状態において、例えば先に入力
信号Ｒのレベルが“Ｌ”に変化すると、第１のセット信
号Ｓ４０１／が“Ｌ”に変化する。信号Ｓ４０１／の変
化に伴いＲＳ−ＦＦ４０３がセットされ、位相差検出が
開始されて出力信号ＵＰ４が“Ｈ”となる。次に、入力
信号Ｖも“Ｌ”に変化すると、信号Ｓ４０２／が“Ｌ”
に変化してＲＳ−ＦＦ４０３に供給される。ＲＳ−ＦＦ
４０３は既にセットされているので、位相差信号ＤＷ４
のレベルは変化しないで“Ｌ”が保持される。即ち、出
力信号にスパイクノイズが含まれない。

【００２３】またこの時、Ｄ−ＦＦ４０２の正相出力信
号Ｓ４０２及び位相差信号ＵＰ４が共に“Ｈ”であるの
で、ＮＡＮＤゲート４０５の出力信号Ｓ４０５が“Ｌ”
に変化し、ＮＡＮＤゲート４０６の出力信号Ｓ４０６が
“Ｈ”に変化する。そのため、２個のＤ−ＦＦ４０１，
４０２がリセットされてＲＳ−ＦＦ４０３もリセットさ
れ、出力信号ＵＰ４は位相差の出力を終了する。一方、
初期状態において入力信号Ｖが先に“Ｌ”に変化する場
合も、出力信号にスパイクノイズを含まない。このこと
は、回路の対称性から明らかである。以上のように、本
実施例では、ＲＳ−ＦＦ４０３を設けているので、２つ
の入力信号Ｒ，Ｖの立ち下がりエッジの位相差に対し、
ＲＳ−ＦＦ４０３が先着したエッジでセット状態となっ
て位相差検出信号である信号ＵＰ４またはＤＷ４の送出
を開始し、後着のエッジでは変化をしない。そのため、
スパイクノイズの発生がない。また、信号ＵＰ４または
ＤＷ４が位相差の出力を行っていることが、位相差検出
を終了するためのリセット条件となるので、２つの入力
信号Ｒ，Ｖ間の位相差が極めて小さい場合でも、出力信
号がつぶれることはない。そのため、この位相比較器を
ＰＬＬに用いた場合、ジッタが減少できる。なお、本発
明は、上記実施例に限定されず種々の変形が可能であ
る。その変形例としては、例えば次のようなものがあ
る。 （１） 第１〜第４の実施例では、入力信号Ｒ，Ｖの立
下がりのエッジに基づいて各位相差信号ＵＰ１，ＵＰ
２，ＵＰ３，ＵＰ４，ＤＷ１，ＤＷ２，ＤＷ３，ＤＷ４
を送出する構成であるが、立上がりエッジを検出して位
相差信号を出力する構成にしてもよい。この場合にも上
記実施例と同様にＰＬＬにおけるジッタを減少すること
ができる。 （２） 第１及び第３の実施例におけるＮＡＮＤゲート
１０７，３０７は、複数の論理ゲートで構成してもよ
い。

【００２４】

【発明の効果】以上詳細に説明したように、第１〜第３
の発明によれば位相比較器に、各第１及び第２の入力信
号のレベルに応じて第１及び第２のセット信号を送出す
る第１のセット回路と第２のセット回路と、第１及び第
２のセット信号によりセット或いはリセットされフリッ
プフロップ出力段と、第１及び第２のセット信号が共に
セット状態のとき、第１のリセット信号を第１及び第２
のセット回路に送出する論理回路とを、備えている。よ
って、スパイクノイズを含まず、且つ位相差のつぶれな
い第１及び第２の位相差信号を送出することができる。
そのため、例えば、ＰＬＬにこの位相比較器を用いた場
合に、ジッタを減少できる。第４〜第６の発明によれ
ば、第１の発明における論理回路は、第１のセット信号
がセット状態で第２の位相差信号が出力されている場合
或いは第２のセット信号がセット状態で第１の位相差信
号が出力されている場合に第１のリセット信号を第１及
び第２のセット回路へ送出する構成としているので、フ
リップフロップ出力段からの第１及び第２の位相差信号
のリセット条件が、第１または第２の位相差信号の出力
していることが条件となり、スパイクノイズを含まず、
且つ位相差のつぶれない第１及び第２の位相差信号を送
出することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す位相比較器の回路
図である。

【図２】第１の従来例を示す位相比較器の回路図であ
る。

【図３】図２の動作を示すタイムチャートである。

【図４】第２の従来例を示す位相比較器の回路図であ
る。

【図５】図４の動作を示すタイムチャートである。

【図６】図１の動作を示すタイムチャートである。

【図７】本発明の第２の実施例を示す位相比較器の回路
図である。

【図８】図７の動作を示すタイムチャートである。

【図９】本発明の第３の実施例を示す位相比較器の回路
図である。

【図１０】図９の動作を示すタイムチャートである。

【図１１】本発明の第４の実施例を示す位相比較器の回
路図である。

【図１２】図１１の動作を示すタイムチャートである。

【符号の説明】

１０５，１０６，１０８，２０４，３０５，３０６，３
０８，４０３ＲＳ−ＦＦ １０７，２０３，３０７，３０９〜３１１，４０４〜４
０６論理ゲート（論理回路） ２０１，２０２，４０１，４０２ Ｄ−ＦＦ Ｆ１，Ｆ２ セット回路 Ｒ，Ｖ 入力信号 ＵＰ１〜ＵＰ４，ＤＷ１〜ＤＷ４ 位相差信号

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１の入力信号及び第２の入力信号の立
   上がりまたは立下がりを検出し該第１の入力信号の位相
   が該第２の入力信号の位相よりも進んだ場合その位相差
   の対応した期間第１の位相差信号を送出し、前記第１の
   入力信号の位相が前記第２の入力信号の位相よりも遅れ
   た場合その位相差に応じた期間第２の位相差信号を送出
   する位相比較器において、 １つ或いは複数のフリップフロップで構成され、前記第
   １の入力信号のレベルによってセットされ第１のリセッ
   ト信号によってリセットされて該セット及びリセットに
   それぞれ対応してセット状態及びリセット状態の論理レ
   ベルとなる第１のセット信号を送出する第１のセット回
   路と、 １つ或いは複数のフリップフロップで構成され、前記第
   ２の入力信号のレベルによってセットされ前記第１のリ
   セット信号によってリセットされて該セット及びリセッ
   トにそれぞれ対応してセット状態及びリセット状態の論
   理レベルとなる第２のセット信号を送出する第２のセッ
   ト回路と前記第１及び第２のセット信号によりセット或
   いはリセットされ、前記第１及び第２の位相差信号を出
   力するフリップフロップ出力段と、 １つ或いは複数の論理ゲートで構成され、前記第１及び
   第２のセット信号が共にセット状態のとき、前記第１の
   リセット信号を前記第１及び第２のセット回路に送出す
   る論理回路とを、 備えたことを特徴とする位相比較器。
2. 【請求項２】 前記第１のセット回路は、第１の入力信
   号のレベルによってセットされ前記第１のリセット信号
   によってリセットされて該セット及びリセットに応じた
   セット状態及びリセット状態の論理レベルとなる第３の
   セット信号を送出する第１のリセットセットフリップフ
   ロップを有し、該第３のセット信号がセット状態の論理
   レベルの期間中に前記第１のセット信号がセット状態と
   なる構成とし、 前記第２のセット回路は、第２の入力信号のレベルによ
   ってセットされ前記第１のリセット信号によってリセッ
   トされて該セット及びリセットに応じたセット状態及び
   リセット状態の論理レベルとなる第４のセット信号を送
   出する第２のリセットセットフリップフロップを有し、
   該第４のセット信号がセット状態の論理レベルの期間中
   に前記第２のセット信号がセット状態となる構成とし、 前記フリップフロップ出力段は、前記第１及び第２のセ
   ット信号によりセット或いはリセットされ、前記第１及
   び第２の位相差信号を出力する第３のリセットセットフ
   リップフロップで構成し、 前記論理回路は、前記第１及び第２のセット信号が共に
   セット状態であることを前記第３及び第４のセット信号
   から検出して前記第１のリセット信号を前記第１及び第
   ２のリセットセットフリップフロップへ送出する構成に
   した、 ことを特徴とする請求項１記載の位相比較器。
3. 【請求項３】 前記第１のセット回路は、前記第１の入
   力信号をクロック端子に入力し、該第１の入力信号の立
   下がりまたは立上がりに同期して所定レベルのデータを
   取り込んでセットとなり前記第１のリセット信号がリセ
   ット端子入力された場合にリセットとされ該セット及び
   リセットに応じた論理レベルの前記第１のセット信号を
   送出する第１のＤ型フリップフロップで構成し、 前記第２の入力信号をクロック端子に入力し、該第２の
   入力信号の立下がりまたは立上がりに同期して所定レベ
   ルのデータを取り込んでセットとなり前記第１のリセッ
   ト信号がリセット端子入力された場合にリセットとされ
   該セット及びリセットに応じた論理レベルの前記第２の
   セット信号を送出する第２のＤ型フリップフロップで構
   成し、 前記フリップフロップ出力段は、前記第１及び第２のセ
   ット信号によりセット或いはリセットされ、前記第１及
   び第２の位相差信号を出力するリセットセットフリップ
   フロップで構成し、 前記論理回路は、前記第１及び第２のセット信号が共に
   セット状態であることを検出して前記第１のリセット信
   号を前記第１及び第２のＤ型フリップフロップへ送出す
   る構成にした、 ことを特徴とする請求項１記載の位相比較器。
4. 【請求項４】 請求項１記載の第１のセット回路と第２
   のセット回路とフリップフロップ出力段とを備え、 １つ或いは複数の論理ゲートで構成され、前記第１のセ
   ット信号がセット状態で第２の位相差信号が出力されて
   いる場合或いは前記第２のセット信号がセット状態で第
   １の位相差信号が出力されている場合に前記第１のリセ
   ット信号を前記第１及び第２のセット回路へ送出する論
   理回路を設けた、 ことを特徴とする位相比較器。
5. 【請求項５】 前記第１のセット回路は、第１の入力信
   号のレベルによってセットされ前記第１のリセット信号
   によってリセットされて該セット及びリセットに応じた
   セット状態及びリセット状態の論理レベルとなる第３の
   セット信号を送出する第１のリセットセットフリップフ
   ロップを有し、該第３のセット信号がセット状態の論理
   レベルの期間中に前記第１のセット信号がセット状態と
   なる構成とし、 前記第２のセット回路は、第２の入力信号のレベルによ
   ってセットされ前記第１のリセット信号によってリセッ
   トされて該セット及びリセットに応じたセット状態及び
   リセット状態の論理レベルとなる第４のセット信号を送
   出する第２のリセットセットフリップフロップを有し、
   該第４のセット信号がセット状態の論理レベルの期間中
   に前記第２のセット信号がセット状態となる構成とし、 前記フリップフロップ出力段は、前記第１及び第２のセ
   ット信号によりセット或いはリセットされ、前記第１及
   び第２の位相差信号を出力する第３のリセットセットフ
   リップフロップで構成し、 前記論理回路は、前記第１のセット信号がセット状態で
   第２の位相差信号が出力されている場合或いは前記第２
   のセット信号がセット状態で第１の位相差信号が出力さ
   れている場合に前記第１のリセット信号を前記第１及び
   第２のリセットセットフリップフロップへ送出する構成
   とした、 ことを特徴とする請求項４記載の位相比較器。
6. 【請求項６】 前記第１のセット回路は、前記第１の入
   力信号をクロック端子に入力し、該第１の入力信号の立
   下がりまたは立上がりに同期して所定レベルのデータを
   取り込んでセットされ前記第１のリセット信号がリセッ
   ト端子入力された場合にリセットされ、該セット及びリ
   セットに応じた論理レベルの前記第１のセット信号と該
   第１のセット信号とは逆相の第３のセット信号を送出す
   る第１のＤ型フリップフロップで構成し、 前記第２のセット回路は、前記第２の入力信号をクロッ
   ク端子に入力し、該第２の入力信号の立下がりまたは立
   上がりに同期して所定レベルのデータを取り込んでセッ
   トされ前記第１のリセット信号がリセット端子入力され
   た場合にリセットされ、該セット及びリセットに応じた
   論理レベルの第２のセット信号と該第２のセット信号と
   は逆相の第４のセット信号とを送出する第２のＤ型フリ
   ップフロップで構成し、 前記フリップフロップ出力段は、前記第１及び第２のセ
   ット信号によりセット或いはリセットされ、前記第１及
   び第２の位相差信号を出力するリセットセットフリップ
   フロップで構成し、 前記論理回路は、前記第３のセット信号がセット状態で
   第２の位相差信号が出力されている場合或いは前記第４
   のセット信号がセット状態で第１の位相差信号が出力さ
   れている場合に前記第１のリセット信号を前記第１及び
   第２のＤ型フリップフロップへ送出する構成とした、 ことを特徴とする請求項４記載の位相比較器。