JPS62128351A - デ−タ転送装置 - Google Patents
デ−タ転送装置Info
- Publication number
- JPS62128351A JPS62128351A JP26901685A JP26901685A JPS62128351A JP S62128351 A JPS62128351 A JP S62128351A JP 26901685 A JP26901685 A JP 26901685A JP 26901685 A JP26901685 A JP 26901685A JP S62128351 A JPS62128351 A JP S62128351A
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- JP
- Japan
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- address
- circuit
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- storage circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000003079 width control Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータ転送装置に関し、更に訂しくはシスｊム
バス１５式の改没に関する。
バス１５式の改没に関する。
（従来の技術）
マイクロブ［：Ｉ ｔッ１すど記憶装置（以’ＰＩドに
メ七りど呼ぶ）や外部３Ａ置との間でアドレスとデータ
等を授受り−るとさにＬｔシステムバスを経由して行わ
れる。最近、３２ビット−構成のマイクロプロセッサや
メｔりンネジメント礪能をイｊしたシステムが多く出Ｊ
１２シている。この場合、アドレス空間が人さくなり、
システムバスの線数が９１加する欠点がある。アドレス
空間が大きくなってしシステムバスの線数（ビン数）が
増加しないように１−失することが’；Ｏ（１：Ｆ′し
ている。
メ七りど呼ぶ）や外部３Ａ置との間でアドレスとデータ
等を授受り−るとさにＬｔシステムバスを経由して行わ
れる。最近、３２ビット−構成のマイクロプロセッサや
メｔりンネジメント礪能をイｊしたシステムが多く出Ｊ
１２シている。この場合、アドレス空間が人さくなり、
システムバスの線数が９１加する欠点がある。アドレス
空間が大きくなってしシステムバスの線数（ビン数）が
増加しないように１−失することが’；Ｏ（１：Ｆ′し
ている。
本発明はこの点に鑑みてなされたもので、その［１的は
、Ｊ二記四求に応えるシステムバス形式のデータ転送ｉ
装置を実現・Ｊることにある。
、Ｊ二記四求に応えるシステムバス形式のデータ転送ｉ
装置を実現・Ｊることにある。
本発明は、データ転送の中でアドレスデータの転送方式
の改善に係り、少ないバス線数で大さなアドレスデータ
をいかに転送するかを解決したものである。
の改善に係り、少ないバス線数で大さなアドレスデータ
をいかに転送するかを解決したものである。
上記問題点を解決する本発明は、転送する下位アドレス
を記憶する上位アドレス記憶回路と、転送りる下１１°
ｌアドレスと前記」−位アドレス記憶回路のアドレスと
を比較するアドレス比較回路と、上位アドレスと下位ア
ドレスをマルチプレクサして出力することのでさるアド
レスマルチプレクサ回路と、前記アドレス比較回路の結
果に応じて前記アドレスマルチプレクサ回路の選択を制
御すると１（に、転送りるアドレスが前の１ナイクルに
ａ３Ｉプる上１位アドレスと一致しない場合のみ、前記
上位アドレス記憶回路に１位アドレスを記憶させるｆｆ
１ｌｌ ＩＩＩ信号を与え、史にバス上に出ツノするア
ドレスが上位アドレスか下位））ドレスかを示す信号を
出力するアドレス選択制御回路を送信側に備え、前記ア
ドレス選１１り制ｔ２＋１回路よりト位ノ′ドレス送出
の信号が確立したときに転送する上位アドレスとして取
り込むアドレス記憶回路を受信側に貝Ｉｆ＃ Ｌ／、転
送アドレスの」（ｔ７アドレスが更新されたときは１バ
ス（Ｊイクル中に上位アドレス、下位アドレスをマルチ
プレクサして送出し、上位アドレスが更新されない１月
合は５位アドレスのみ送出し、受信側においては１位ア
ドレスがバス上に送出され確１γされたとき、前記アド
レス記憶回路の出力を上位アドレスとし、転送する下位
アドレスと前記上位アドレス記憶回路のアドレスとを特
徴とするしのであるっ （実施例） 以下、図面を用いて本発明の実施例を詳細に説明Ｊる。
を記憶する上位アドレス記憶回路と、転送りる下１１°
ｌアドレスと前記」−位アドレス記憶回路のアドレスと
を比較するアドレス比較回路と、上位アドレスと下位ア
ドレスをマルチプレクサして出力することのでさるアド
レスマルチプレクサ回路と、前記アドレス比較回路の結
果に応じて前記アドレスマルチプレクサ回路の選択を制
御すると１（に、転送りるアドレスが前の１ナイクルに
ａ３Ｉプる上１位アドレスと一致しない場合のみ、前記
上位アドレス記憶回路に１位アドレスを記憶させるｆｆ
１ｌｌ ＩＩＩ信号を与え、史にバス上に出ツノするア
ドレスが上位アドレスか下位））ドレスかを示す信号を
出力するアドレス選択制御回路を送信側に備え、前記ア
ドレス選１１り制ｔ２＋１回路よりト位ノ′ドレス送出
の信号が確立したときに転送する上位アドレスとして取
り込むアドレス記憶回路を受信側に貝Ｉｆ＃ Ｌ／、転
送アドレスの」（ｔ７アドレスが更新されたときは１バ
ス（Ｊイクル中に上位アドレス、下位アドレスをマルチ
プレクサして送出し、上位アドレスが更新されない１月
合は５位アドレスのみ送出し、受信側においては１位ア
ドレスがバス上に送出され確１γされたとき、前記アド
レス記憶回路の出力を上位アドレスとし、転送する下位
アドレスと前記上位アドレス記憶回路のアドレスとを特
徴とするしのであるっ （実施例） 以下、図面を用いて本発明の実施例を詳細に説明Ｊる。
第１図は本発明に係るデータ転送装置の送信側の回路構
成図、第２図は受信側の回路構成図である。第１図にＪ
３いて、１は与えられたｎビット・のアドレスの内の上
位ｉビットのアドレスを記ｔｉ する上位アドレス記憶
回路、２は現に送信しようどするアドレスのに位ｉビ・
ントのアドレスと前記記憶回路１に記憶された１位アド
レスとを比較する比較回路、３は比較回路２の結果づ゛
なわら２つのアドレスが一致しているか不一致であるか
に応じて、必要な制御１Ｎ、７号を発生するアドレス選
択制御回路、４はアドレス選ＩＲ制御回路３からの制ｔ
ｌ ｌ、Ｓ号によりｎビットアドレスのＦ位ｉビットか
下位ｊ（＝ｎ−ｉ）ビットかを選Ｉ尺シ、出力するアド
レスマルヂプレク＋Ｊ゛回路である。
成図、第２図は受信側の回路構成図である。第１図にＪ
３いて、１は与えられたｎビット・のアドレスの内の上
位ｉビットのアドレスを記ｔｉ する上位アドレス記憶
回路、２は現に送信しようどするアドレスのに位ｉビ・
ントのアドレスと前記記憶回路１に記憶された１位アド
レスとを比較する比較回路、３は比較回路２の結果づ゛
なわら２つのアドレスが一致しているか不一致であるか
に応じて、必要な制御１Ｎ、７号を発生するアドレス選
択制御回路、４はアドレス選ＩＲ制御回路３からの制ｔ
ｌ ｌ、Ｓ号によりｎビットアドレスのＦ位ｉビットか
下位ｊ（＝ｎ−ｉ）ビットかを選Ｉ尺シ、出力するアド
レスマルヂプレク＋Ｊ゛回路である。
アドレス選ＩＲ制御回路３はアドレス制御信号へにより
動作可能状態どく【す、アドレス制御信号Ｂ及び上位ア
ドレス制御信号を出カケる。アドレス制御１．ｉ；＜八
はアドレスが確定していることを示り（ｇ号であり、ア
ドレス制＋３１１１＝ ＝ ８はシステムバス−１−で
下位アドレスが確定していることを承り信号、」上位ア
トｌノス選１１（信号は上位アドレスが出力される時に
出る信号である。
動作可能状態どく【す、アドレス制御信号Ｂ及び上位ア
ドレス制御信号を出カケる。アドレス制御１．ｉ；＜八
はアドレスが確定していることを示り（ｇ号であり、ア
ドレス制＋３１１１＝ ＝ ８はシステムバス−１−で
下位アドレスが確定していることを承り信号、」上位ア
トｌノス選１１（信号は上位アドレスが出力される時に
出る信号である。
アドレス制御信号Ｂ、下位アドレス選択信号及びアドレ
スマルチプレクサ回路４より出力されるマルチプレクサ
ドアドレスはシステムバスに出力される。
スマルチプレクサ回路４より出力されるマルチプレクサ
ドアドレスはシステムバスに出力される。
第２図において、５はシステムバスから上位アドレス選
択信号が与えられたときのマル方プレクスドアドレス（
このときのアドレスデータＩｃＬ上位アドレスである）
を記憶するアドレス記憶回路である。
択信号が与えられたときのマル方プレクスドアドレス（
このときのアドレスデータＩｃＬ上位アドレスである）
を記憶するアドレス記憶回路である。
このような偶成にＪ３ける動作を次に説明丈る。
上位アドレス記憶回路１では前のサイクルの上位アドレ
スが保持される。その制御はアドレス選択制御回路３に
よって行われる。アドレス比較回路２では現在のアドレ
スと上位アドレス記憶回路１によって保持されている＋
Ｗｉ回のアドレスとがそれぞれ入力となり、２つの入ツ
ノアドレスの比較を行う。アドレス選択制御回路３Ｇよ
、第３図（イ）に示すアドレス制ｉｌＤ信号Δが与えら
れると（角論理ｌｉｔ号）、アドレス比較回路２の比較
結果に応じて］−位アドレス選択ｆＪ号及びアドレス制
御信号［３並びに、上位アドレス記憶回路１の制御用信
号を出力する。第３°図に示づように上位アドレス（第
３図の（Ｃ：＋ ） ）がＮにｒＪ！新されていた場合
には上位アドレスｉｌ！ＩＲ信号を第３図（ホ）のよう
に確定させ、マルチプレクリ回路４４制御して上位アド
レスＮを出力させる（第３図（へ））。その（す適宜の
時間経過（股にマルチブレフナ回路４を制御して下位ア
ドレスｍを出ツノさせる。これと同時にアドレス選択制
御回路３からは第３図（ニ）に示づようにアドレス制御
信＠Ｂを確定し、システムバス上で下位アドレスが確定
していることを示す。
スが保持される。その制御はアドレス選択制御回路３に
よって行われる。アドレス比較回路２では現在のアドレ
スと上位アドレス記憶回路１によって保持されている＋
Ｗｉ回のアドレスとがそれぞれ入力となり、２つの入ツ
ノアドレスの比較を行う。アドレス選択制御回路３Ｇよ
、第３図（イ）に示すアドレス制ｉｌＤ信号Δが与えら
れると（角論理ｌｉｔ号）、アドレス比較回路２の比較
結果に応じて］−位アドレス選択ｆＪ号及びアドレス制
御信号［３並びに、上位アドレス記憶回路１の制御用信
号を出力する。第３°図に示づように上位アドレス（第
３図の（Ｃ：＋ ） ）がＮにｒＪ！新されていた場合
には上位アドレスｉｌ！ＩＲ信号を第３図（ホ）のよう
に確定させ、マルチプレクリ回路４４制御して上位アド
レスＮを出力させる（第３図（へ））。その（す適宜の
時間経過（股にマルチブレフナ回路４を制御して下位ア
ドレスｍを出ツノさせる。これと同時にアドレス選択制
御回路３からは第３図（ニ）に示づようにアドレス制御
信＠Ｂを確定し、システムバス上で下位アドレスが確定
していることを示す。
次のサイクルで、上位アドレスは変わらず下位アドレス
がｍ＋ｉに更新された場合には、アドレス）バ沢制御回
路３はアドレス比較回路２より出力される一致信￥３に
より上位アドレス選択信号は出さず、マルブブレクリ回
路４より下位アドレスｌ＋１を選択して出力せしめ、ア
ドレス制６１１信号Ｂを確定りる。
がｍ＋ｉに更新された場合には、アドレス）バ沢制御回
路３はアドレス比較回路２より出力される一致信￥３に
より上位アドレス選択信号は出さず、マルブブレクリ回
路４より下位アドレスｌ＋１を選択して出力せしめ、ア
ドレス制６１１信号Ｂを確定りる。
受信側では、上位アドレス選択信）、ｌ Ｉｆｉ確定さ
れている場合に【よ、システムバス−１−のｆ−夕を１
７１〜レス記憶回路５に記憶し、同時にこれを出力する
。
れている場合に【よ、システムバス−１−のｆ−夕を１
７１〜レス記憶回路５に記憶し、同時にこれを出力する
。
上位アドレス記憶回路）が確立していむいときは、アド
レス記憶回路５への取り込みは行われず、記憶されてい
るアドレスが出力される。マルチプレクスドアドレスに
下位アドレスが出力されアドレス制御信しＪＢが確立し
た時点で、受信側で（よ上位、下位アドレスが確定する
。
レス記憶回路５への取り込みは行われず、記憶されてい
るアドレスが出力される。マルチプレクスドアドレスに
下位アドレスが出力されアドレス制御信しＪＢが確立し
た時点で、受信側で（よ上位、下位アドレスが確定する
。
以−Ｌのような動作の繰返しにより、上位、上位のアド
レスの転送が１７われる。この場合、第３図からも明ら
かなように少ないアドレスバス線りに上位、下位アドレ
スを時分割で転送し、しかも上位アドレスが更新されな
い場合は下位アドレスのみバスに＠ｔ！で転送している
。
レスの転送が１７われる。この場合、第３図からも明ら
かなように少ないアドレスバス線りに上位、下位アドレ
スを時分割で転送し、しかも上位アドレスが更新されな
い場合は下位アドレスのみバスに＠ｔ！で転送している
。
尚、実施例ではアドレスのンルブブレクサを」位、下位
とに２分割して１テつたが、更に細分化することも可能
である。例えば３分割とし、上位。
とに２分割して１テつたが、更に細分化することも可能
である。例えば３分割とし、上位。
中位、下位アドレスとすることも可能である。
又、υ１１Ｉｌも他の方式にしてもよい。即ち、■上位
のアドレスのみの比較を行う場合、マルチプレクスは上
位、中位、下位アドレスと中位。
のアドレスのみの比較を行う場合、マルチプレクスは上
位、中位、下位アドレスと中位。
下位アドレスとするつ
（２，’） 、１位、中ｔｉｔ 、アドレスを別々にア
ドレス比較りる。
ドレス比較りる。
史に、アドレスを出力する装置がシステムバス上に複数
γｒ存する場合は、アドレス選択制御回路内にシステム
バスが利用可能という信号を取り込み、アドレス選択選
択回路を初期化させて動作に入るようにする。即も、シ
ステムバスが利用可能になった最初のサイクル（よアド
レス比較回路２の結果を無視して、上位、下位とアドレ
スをマルチプレクスして出力りる。
γｒ存する場合は、アドレス選択制御回路内にシステム
バスが利用可能という信号を取り込み、アドレス選択選
択回路を初期化させて動作に入るようにする。即も、シ
ステムバスが利用可能になった最初のサイクル（よアド
レス比較回路２の結果を無視して、上位、下位とアドレ
スをマルチプレクスして出力りる。
又、他の方法として、アドレス記憶回路を複数個設け、
アドレスを出す側と１対１に対応させておく手法し考え
られる。このとぎアドレス記憶回路、■二位アドレス＾
シ憶回路にメモリあるいはレジスタファイルを用いると
ハードウェアの構成Ｗが少なくなる利点がある。
アドレスを出す側と１対１に対応させておく手法し考え
られる。このとぎアドレス記憶回路、■二位アドレス＾
シ憶回路にメモリあるいはレジスタファイルを用いると
ハードウェアの構成Ｗが少なくなる利点がある。
（発明の幼宋）
以し説明したように本発明によれば、次のような効果が
ある。
ある。
■システムバスのビン数を減らづことがでさる。
■パターン設計が楽になる〈回路内部へ引きよりすバス
が少なくなる）。
が少なくなる）。
■アドレスをマルチプレクスすることによってし、シス
テムバスのデータ転送能力を低下させない。
テムバスのデータ転送能力を低下させない。
■ユーザの使用可能＜１ビン数が増加する。
第１図は本発明に係るデータ転送装置の送信側の回路構
成を示す図、第２図は受（８側の回路も°４成を示す図
、第３図は動作を説明するためのタイムデータートであ
る。 １・・−上位アドレス記憶回路 ２・・・アドレス比較回路 ３・・・アドレス３ｆｔ沢制御回路 ４・・・アドレスマルチプレクリ回路 ５・・・アドレス記憶回路
成を示す図、第２図は受（８側の回路も°４成を示す図
、第３図は動作を説明するためのタイムデータートであ
る。 １・・−上位アドレス記憶回路 ２・・・アドレス比較回路 ３・・・アドレス３ｆｔ沢制御回路 ４・・・アドレスマルチプレクリ回路 ５・・・アドレス記憶回路
Claims (1)
- 転送する上位アドレスを記憶する上位アドレス記憶回路
と、転送する下位アドレスと前記上位アドレス記憶回路
のアドレスとを比較するアドレス比較回路と、上位アド
レスと下位アドレスをマルチプレクスして出力すること
のできるアドレスマルチプレクサ回路と、前記アドレス
比較回路の結果に応じて前記アドレスマルチプレクサ回
路の選択を制御すると共に、転送するアドレスが前のサ
イクルにおける上位アドレスと一致しない場合のみ、前
記上位アドレス記憶回路に上位アドレスを記憶させる制
御信号を与え、更にバス上に出力するアドレスが上位ア
ドレスか下位アドレスかを示す信号を出力するアドレス
選択制御回路を送信側に備え、前記アドレス選択制御回
路より上位アドレス送出の信号が確立したときにバス上
のアドレスを上位アドレスとして取り込むアドレス記憶
回路を受信側に具備し、転送アドレスの上位アドレスが
更新されたときは１バスサイクル中に上位アドレス、下
位アドレスをマルチプレクスして送出し、上位アドレス
が更新されない場合は下位アドレスのみ送出し、受信側
においては下位アドレスがバス上に送出され確立された
とき、前記アドレス記憶回路の出力を上位アドレスとし
、バス上のアドレスを下位アドレスとして取り込むよう
にしたことを特徴とするデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26901685A JPS62128351A (ja) | 1985-11-29 | 1985-11-29 | デ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26901685A JPS62128351A (ja) | 1985-11-29 | 1985-11-29 | デ−タ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62128351A true JPS62128351A (ja) | 1987-06-10 |
Family
ID=17466499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26901685A Pending JPS62128351A (ja) | 1985-11-29 | 1985-11-29 | デ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62128351A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01191965A (ja) * | 1988-01-27 | 1989-08-02 | Nec Corp | シリアルバスアクセス方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50125646A (ja) * | 1974-03-20 | 1975-10-02 | ||
| JPS55157048A (en) * | 1979-05-25 | 1980-12-06 | Matsushita Electric Ind Co Ltd | Address output circuit |
-
1985
- 1985-11-29 JP JP26901685A patent/JPS62128351A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50125646A (ja) * | 1974-03-20 | 1975-10-02 | ||
| JPS55157048A (en) * | 1979-05-25 | 1980-12-06 | Matsushita Electric Ind Co Ltd | Address output circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01191965A (ja) * | 1988-01-27 | 1989-08-02 | Nec Corp | シリアルバスアクセス方式 |
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