JPH10294746A - Ｎビットセットのうちのｍビットセットを置換するためのインターフェース装置、制御ユニット、および論理セル - Google Patents
Ｎビットセットのうちのｍビットセットを置換するためのインターフェース装置、制御ユニット、および論理セルInfo
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- JPH10294746A JPH10294746A JP4752498A JP4752498A JPH10294746A JP H10294746 A JPH10294746 A JP H10294746A JP 4752498 A JP4752498 A JP 4752498A JP 4752498 A JP4752498 A JP 4752498A JP H10294746 A JPH10294746 A JP H10294746A
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Abstract
(57)【要約】
【課題】 選択手段のハードウェアの複雑さを低減した
インターフェース装置を提供する。 【解決手段】 ＭがＮより小さいとき、Ｎ個の出力ビッ
トセット（ＯＳ１，ＯＳ２，．．．，ＯＳＮ）のうちの
Ｍ個の出力ビットセットをＭ個の入力ビットセット（Ｉ
Ｓ１，ＩＳ２，．．．，ＩＳＭ）で置換するインターフ
ェース装置（ＩＮＴ）であって、Ｎ個の出力ビットセッ
ト（ＯＳ１，ＯＳ２，．．．，ＯＳＮ）を一時的に格納
する出力レジスタ（ＯＲ）と、Ｎ個のマルチプレクサ
（ＭＵＸ１，ＭＵＸ２，．．．，ＭＵＸＮ）のそれぞれ
が、一つの出力と、最大でＭ個の入力ビットセットが印
加される最大でＭ個の入力とを有するマルチプレクサバ
ンク（ＭＵＸ）及び、出力ビットセットの適切な順序を
維持するマルチプレクサバンク（ＭＵＸ）用の制御ユニ
ット（ＣＴＲＬ）を含むセレクタ（ＳＥＬ）とを含む。
インターフェース装置を提供する。 【解決手段】 ＭがＮより小さいとき、Ｎ個の出力ビッ
トセット（ＯＳ１，ＯＳ２，．．．，ＯＳＮ）のうちの
Ｍ個の出力ビットセットをＭ個の入力ビットセット（Ｉ
Ｓ１，ＩＳ２，．．．，ＩＳＭ）で置換するインターフ
ェース装置（ＩＮＴ）であって、Ｎ個の出力ビットセッ
ト（ＯＳ１，ＯＳ２，．．．，ＯＳＮ）を一時的に格納
する出力レジスタ（ＯＲ）と、Ｎ個のマルチプレクサ
（ＭＵＸ１，ＭＵＸ２，．．．，ＭＵＸＮ）のそれぞれ
が、一つの出力と、最大でＭ個の入力ビットセットが印
加される最大でＭ個の入力とを有するマルチプレクサバ
ンク（ＭＵＸ）及び、出力ビットセットの適切な順序を
維持するマルチプレクサバンク（ＭＵＸ）用の制御ユニ
ット（ＣＴＲＬ）を含むセレクタ（ＳＥＬ）とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は請求項１の非特徴部
分で定義されるインターフェース装置、請求項５の非特
徴部分で定義される論理セル、および請求項６の非特徴
部分で定義される制御ユニットに関する。
分で定義されるインターフェース装置、請求項５の非特
徴部分で定義される論理セル、および請求項６の非特徴
部分で定義される制御ユニットに関する。
【０００２】
【従来の技術】このようなインターフェース装置は、当
技術分野では、たとえば「Ｄａｔａｉｎｔｅｒｆａｃｅ
ｍｅｃｈａｎｉｓｍ ｆｏｒ ｉｎｔｅｒｆａｃｉｎ
ｇｂｉｔ−ｐａｒａｌｌｅｌ ｄａｔａ ｂｕｓｅｓ
ｏｆ ｄｉｆｆｅｒｅｎｔｂｉｔ ｗｉｄｔｈ」という
名称の米国特許第４３０９７５４号から既に知られてい
る。
技術分野では、たとえば「Ｄａｔａｉｎｔｅｒｆａｃｅ
ｍｅｃｈａｎｉｓｍ ｆｏｒ ｉｎｔｅｒｆａｃｉｎ
ｇｂｉｔ−ｐａｒａｌｌｅｌ ｄａｔａ ｂｕｓｅｓ
ｏｆ ｄｉｆｆｅｒｅｎｔｂｉｔ ｗｉｄｔｈ」という
名称の米国特許第４３０９７５４号から既に知られてい
る。
【０００３】該特許（第１欄、３９−４５行目参照）に
は、データレジスタという名称のレジスタ手段、および
セレクタ回路という名称の選択手段を含むインターフェ
ースメカニズムが記載されている。セレクタ回路は、第
一データバスと第二データバスを相互接続し、第一バス
の方が第二バスよりも狭い。狭いバスから広いバスに向
かう方向では、セレクタ回路は、出力ビットセットの一
部を入力ビットセットで置換する。
は、データレジスタという名称のレジスタ手段、および
セレクタ回路という名称の選択手段を含むインターフェ
ースメカニズムが記載されている。セレクタ回路は、第
一データバスと第二データバスを相互接続し、第一バス
の方が第二バスよりも狭い。狭いバスから広いバスに向
かう方向では、セレクタ回路は、出力ビットセットの一
部を入力ビットセットで置換する。
【０００４】このようなインターフェース装置は、複数
のデータハンドリングユニットがインターフェース装置
の入力側に接続され、異なる別のデータハンドリングユ
ニットが、装置の出力側を同時に離れるデータの一部だ
けを配送する場合に、特に有用である。たとえば、出力
データビットセットが経路指定情報を含むＡＴＭ（非同
期転送モード）セルヘッダであり、その一部だけが、た
とえばＲＡＭ（ランダムアクセスメモリ）によって決定
される場合がそうである。
のデータハンドリングユニットがインターフェース装置
の入力側に接続され、異なる別のデータハンドリングユ
ニットが、装置の出力側を同時に離れるデータの一部だ
けを配送する場合に、特に有用である。たとえば、出力
データビットセットが経路指定情報を含むＡＴＭ（非同
期転送モード）セルヘッダであり、その一部だけが、た
とえばＲＡＭ（ランダムアクセスメモリ）によって決定
される場合がそうである。
【０００５】
【発明が解決しようとする課題】米国特許出願第４３０
９７５４に記載されているセレクタ回路は、該米国特許
の図１に示されており、マイクロプロセッサ、制御プロ
グラム記憶手段、ＤＭＡコントローラ、割込みコントロ
ーラ、デュアルポート記憶メモリ手段、およびその他の
手段からなる。したがって、セレクタ回路はハードウェ
アが非常に複雑である。
９７５４に記載されているセレクタ回路は、該米国特許
の図１に示されており、マイクロプロセッサ、制御プロ
グラム記憶手段、ＤＭＡコントローラ、割込みコントロ
ーラ、デュアルポート記憶メモリ手段、およびその他の
手段からなる。したがって、セレクタ回路はハードウェ
アが非常に複雑である。
【０００６】本発明の目的は、選択手段のハードウェア
の複雑さを大幅に低減した、前記の従来タイプのインタ
ーフェース装置を実現することである。
の複雑さを大幅に低減した、前記の従来タイプのインタ
ーフェース装置を実現することである。
【０００７】
【課題を解決するための手段】本発明によれば、前記の
目的は、請求項１に記載のインターフェース装置、請求
項５に記載の論理セル、および請求項６に記載の制御ユ
ニットによって実現される。
目的は、請求項１に記載のインターフェース装置、請求
項５に記載の論理セル、および請求項６に記載の制御ユ
ニットによって実現される。
【０００８】実際、マルチプレクサのバンクと制御ユニ
ットだけでセレクタ手段を実現すると、ハードウェアの
複雑さは大幅に低減する。マルチプレクサを実装するた
めに必要なチップ表面は、その入力数および出力数に応
じて指数関数的に増加するため、各々が最大でＭ個の入
力と一つの出力を有する、マルチプレクサのバンクを有
するセレクタは、Ｍ個の入力とＮ個の出力を有するただ
一つのマルチプレクサからなるセレクタよりも、ハード
ウェアの複雑さが少ない。後でわかるであろうが、マル
チプレクサバンク用の制御信号を発生する制御ユニット
は、低いハードウェア要件で実現することができる。
ットだけでセレクタ手段を実現すると、ハードウェアの
複雑さは大幅に低減する。マルチプレクサを実装するた
めに必要なチップ表面は、その入力数および出力数に応
じて指数関数的に増加するため、各々が最大でＭ個の入
力と一つの出力を有する、マルチプレクサのバンクを有
するセレクタは、Ｍ個の入力とＮ個の出力を有するただ
一つのマルチプレクサからなるセレクタよりも、ハード
ウェアの複雑さが少ない。後でわかるであろうが、マル
チプレクサバンク用の制御信号を発生する制御ユニット
は、低いハードウェア要件で実現することができる。
【０００９】特許請求の範囲で使用する「備える（comp
rise）」という用語は、その後にリストされる手段に限
定するものとして解釈すべきではないことに留意された
い。したがって、「手段ＡおよびＢを備える装置」とい
う表現の範囲は、構成要素ＡおよびＢだけからなる装置
に限定されるべきではない。これは、本発明に関して
は、装置のうちで重要な構成要素がＡとＢだけであるこ
とを意味する。
rise）」という用語は、その後にリストされる手段に限
定するものとして解釈すべきではないことに留意された
い。したがって、「手段ＡおよびＢを備える装置」とい
う表現の範囲は、構成要素ＡおよびＢだけからなる装置
に限定されるべきではない。これは、本発明に関して
は、装置のうちで重要な構成要素がＡとＢだけであるこ
とを意味する。
【００１０】同様に、特許請求の範囲で使用される「結
合された（coupled）」という用語も、直接接続だけに
限定するものとして解釈すべきではないことに留意され
たい。すなわち、「装置Ｂに結合された装置Ａ」という
表現の範囲は、装置Ａの出力が装置Ｂの入力に直接接続
されている装置またはシステムに限定されるべきではな
い。これは、Ａの出力とＢの入力の間にパスが存在し、
このパスは他の装置または手段を含むパスでもよいこと
を意味する。
合された（coupled）」という用語も、直接接続だけに
限定するものとして解釈すべきではないことに留意され
たい。すなわち、「装置Ｂに結合された装置Ａ」という
表現の範囲は、装置Ａの出力が装置Ｂの入力に直接接続
されている装置またはシステムに限定されるべきではな
い。これは、Ａの出力とＢの入力の間にパスが存在し、
このパスは他の装置または手段を含むパスでもよいこと
を意味する。
【００１１】本発明の他の特徴は請求項２で定義され
る。
る。
【００１２】このようにして、入力ビットセットの順序
を出力ビットセットのシーケンスでも守ることができ
る。これは、米国特許第４３０９７５４号の第１欄４４
行目に示されるように、有用である可能性がある。入力
ビットセットを、請求項１に記載のマルチプレクサに印
加することにより、出力ビットセットは入力ビットセッ
トで置換され、したがってインターフェース装置を通過
する際に、後続の入力ビットセットの順序は変わらず、
場合によっては入力ビットセットで置換されなかったい
くつかの出力ビットセットでインターリーブされた、後
続の出力ビットセットとなる。
を出力ビットセットのシーケンスでも守ることができ
る。これは、米国特許第４３０９７５４号の第１欄４４
行目に示されるように、有用である可能性がある。入力
ビットセットを、請求項１に記載のマルチプレクサに印
加することにより、出力ビットセットは入力ビットセッ
トで置換され、したがってインターフェース装置を通過
する際に、後続の入力ビットセットの順序は変わらず、
場合によっては入力ビットセットで置換されなかったい
くつかの出力ビットセットでインターリーブされた、後
続の出力ビットセットとなる。
【００１３】さらに、本発明の有利な特徴は請求項３で
定義されている。
定義されている。
【００１４】実際、処理装置を同一の論理セルのマトリ
ックスとして構成することにより、制御ユニットは簡単
な論理セル構造の繰り返しとして実現されるため、ハー
ドウェアの複雑さはさらに低減される。
ックスとして構成することにより、制御ユニットは簡単
な論理セル構造の繰り返しとして実現されるため、ハー
ドウェアの複雑さはさらに低減される。
【００１５】制御ユニットが論理セルのマトリックスで
構築され、本発明に基づくインターフェース装置の具体
的な実施の形態が請求項４に定義されている。
構築され、本発明に基づくインターフェース装置の具体
的な実施の形態が請求項４に定義されている。
【００１６】本発明の前記その他の目的および特徴は、
以下の実施の形態の説明を添付の図と併せて参照するこ
とによりより明らかになり、本発明自体も最もよく理解
できるようになるであろう。
以下の実施の形態の説明を添付の図と併せて参照するこ
とによりより明らかになり、本発明自体も最もよく理解
できるようになるであろう。
【００１７】
【発明の実施の形態】図１のインターフェース装置ＩＮ
Ｔは、ＡＴＭ（非同期転送モード）セルヘッダ拡張と呼
ばれる処理ステップを実行する。一部のアプリケーショ
ンでは、３２ビット長のＡＴＭセルヘッダ（冗長な誤り
訂正情報を含まないＡＴＭヘッダ）はより短いビット列
に減らされる。たとえば、ＲＡＭ（ランダムアクセスメ
モリ）のアドレス指定する場合、短いアドレスはＲＡＭ
のメモリセルへの迅速なアクセスが可能なため、短いア
ドレスを使用することを推奨する。ＡＴＭセルヘッダを
１６ビット長のアドレスに削減するインターフェース装
置は、同出願日に同出願人によって出願された、「Ｉｎ
ｔｅｒｆａｃｉｎｇ Ｄｅｖｉｃｅ ｔｏ Ｅｘｔｒａ
ｃｔ Ｍ Ｓｅｔｓ ｏｆ Ｂｉｔｓ ｏｕｔ ｏｆ
Ｎ Ｓｅｔｓ ｏｆ Ｂｉｔｓ， Ｃｏｎｔｒｏｌ Ｕ
ｎｉｔ ａｎｄ Ｌｏｇｉｃａｌ Ｃｅｌｌ」という名
称の欧州特許出願に記載されている。１６ビット長シー
ケンスは、前述のＲＡＭのアドレスとして機能し、入力
の１６ビットの入力アドレスから１６ビット長の出力ア
ドレスを生成する。この出力アドレスは、前述の同時係
属の特許出願に記載の装置によって抽出された、元のＡ
ＴＭセルヘッダの１６ビットを置換しなければならな
い。この置換を行う、本発明に基づくインターフェース
装置の実施の形態を図１に示す。以下では、専らインタ
ーフェース装置ＩＮＴの動作の詳細について記述する。
インターフェース装置ＩＮＴは、その入力に印加された
ＲＡＭの出力における１６ビット長のシーケンスを、３
２ビット長のＡＴＭセルヘッダに拡張する。そのビット
の順序は１６ビット長のシーケンスのビットの順序と変
わっていない。
Ｔは、ＡＴＭ（非同期転送モード）セルヘッダ拡張と呼
ばれる処理ステップを実行する。一部のアプリケーショ
ンでは、３２ビット長のＡＴＭセルヘッダ（冗長な誤り
訂正情報を含まないＡＴＭヘッダ）はより短いビット列
に減らされる。たとえば、ＲＡＭ（ランダムアクセスメ
モリ）のアドレス指定する場合、短いアドレスはＲＡＭ
のメモリセルへの迅速なアクセスが可能なため、短いア
ドレスを使用することを推奨する。ＡＴＭセルヘッダを
１６ビット長のアドレスに削減するインターフェース装
置は、同出願日に同出願人によって出願された、「Ｉｎ
ｔｅｒｆａｃｉｎｇ Ｄｅｖｉｃｅ ｔｏ Ｅｘｔｒａ
ｃｔ Ｍ Ｓｅｔｓ ｏｆ Ｂｉｔｓ ｏｕｔ ｏｆ
Ｎ Ｓｅｔｓ ｏｆ Ｂｉｔｓ， Ｃｏｎｔｒｏｌ Ｕ
ｎｉｔ ａｎｄ Ｌｏｇｉｃａｌ Ｃｅｌｌ」という名
称の欧州特許出願に記載されている。１６ビット長シー
ケンスは、前述のＲＡＭのアドレスとして機能し、入力
の１６ビットの入力アドレスから１６ビット長の出力ア
ドレスを生成する。この出力アドレスは、前述の同時係
属の特許出願に記載の装置によって抽出された、元のＡ
ＴＭセルヘッダの１６ビットを置換しなければならな
い。この置換を行う、本発明に基づくインターフェース
装置の実施の形態を図１に示す。以下では、専らインタ
ーフェース装置ＩＮＴの動作の詳細について記述する。
インターフェース装置ＩＮＴは、その入力に印加された
ＲＡＭの出力における１６ビット長のシーケンスを、３
２ビット長のＡＴＭセルヘッダに拡張する。そのビット
の順序は１６ビット長のシーケンスのビットの順序と変
わっていない。
【００１８】インターフェース装置ＩＮＴは入力チャネ
ルＩＣと出力チャネルＯＣの間に結合されている。この
ＩＣおよびＯＣチャネルは、並列バスあるいは直列バス
とすることができる。インターフェース装置ＩＮＴはレ
ジスタＲ、入力レジスタＩＲ，セレクタＳＥＬおよび出
力レジスタＯＲを備える。レジスタＲにはＮ個のメモリ
セル、Ｓ１，Ｓ２，．．．，ＳＮがあり、それぞれ４ビ
ットの記憶容量を有し、Ｎ個の出力端子に関連付けられ
ている。Ｎ個の出力端子がレジスタＲの並列出力ポート
を構成する。入力レジスタＩＲでは、Ｍ個のメモリセ
ル、ＩＳ１，ＩＳ２，．．．，ＩＳＭは、それぞれ４ビ
ットの記憶容量を持ち、Ｍ個の出力端子にそれぞれ関連
付けられている。Ｍ個の出力端子は入力レジスタＩＲの
並列出力ポートを構成する。一方、セレクタＳＥＬは、
制御レジスタＣＲと、やはりセレクタＳＥＬに含まれ
る、マルチプレクサバンクＭＵＸ用の制御ユニットＣＴ
ＲＬを構成する論理セルのマトリックスＣ1,1，Ｃ2,1，
Ｃ2,2，Ｃ3,1．，，，．ＣN,Mを備える。マルチプレク
サバンクＭＵＸは、Ｎ個のマルチプレクサ、ＭＵＸ１，
ＭＵＸ２，．．．，ＭＵＸＮを含みそれぞれ一つの出力
端子を有する。マルチプレクサバンクは、並列Ｍワイド
入力ポート、並列Ｎワイド入力ポート、および並列Ｎワ
イド出力ポートをさらに備える。インターフェース装置
ＩＮＴの最後の構成要素、出力レジスタＯＲは、Ｎ個の
メモリセルＯＳ１，ＯＳ２，．．．，ＯＳＮを持ち、こ
れらは入力レジスタＩＲのメモリセルと同様に４ビット
の記憶容量を有する。出力レジスタＯＲの各メモリセル
は、出力レジスタＯＲの入力端子に関連付けられ、これ
らの入力端子が出力レジスタＯＲの並列入力ポートを構
成する。
ルＩＣと出力チャネルＯＣの間に結合されている。この
ＩＣおよびＯＣチャネルは、並列バスあるいは直列バス
とすることができる。インターフェース装置ＩＮＴはレ
ジスタＲ、入力レジスタＩＲ，セレクタＳＥＬおよび出
力レジスタＯＲを備える。レジスタＲにはＮ個のメモリ
セル、Ｓ１，Ｓ２，．．．，ＳＮがあり、それぞれ４ビ
ットの記憶容量を有し、Ｎ個の出力端子に関連付けられ
ている。Ｎ個の出力端子がレジスタＲの並列出力ポート
を構成する。入力レジスタＩＲでは、Ｍ個のメモリセ
ル、ＩＳ１，ＩＳ２，．．．，ＩＳＭは、それぞれ４ビ
ットの記憶容量を持ち、Ｍ個の出力端子にそれぞれ関連
付けられている。Ｍ個の出力端子は入力レジスタＩＲの
並列出力ポートを構成する。一方、セレクタＳＥＬは、
制御レジスタＣＲと、やはりセレクタＳＥＬに含まれ
る、マルチプレクサバンクＭＵＸ用の制御ユニットＣＴ
ＲＬを構成する論理セルのマトリックスＣ1,1，Ｃ2,1，
Ｃ2,2，Ｃ3,1．，，，．ＣN,Mを備える。マルチプレク
サバンクＭＵＸは、Ｎ個のマルチプレクサ、ＭＵＸ１，
ＭＵＸ２，．．．，ＭＵＸＮを含みそれぞれ一つの出力
端子を有する。マルチプレクサバンクは、並列Ｍワイド
入力ポート、並列Ｎワイド入力ポート、および並列Ｎワ
イド出力ポートをさらに備える。インターフェース装置
ＩＮＴの最後の構成要素、出力レジスタＯＲは、Ｎ個の
メモリセルＯＳ１，ＯＳ２，．．．，ＯＳＮを持ち、こ
れらは入力レジスタＩＲのメモリセルと同様に４ビット
の記憶容量を有する。出力レジスタＯＲの各メモリセル
は、出力レジスタＯＲの入力端子に関連付けられ、これ
らの入力端子が出力レジスタＯＲの並列入力ポートを構
成する。
【００１９】インターフェース装置ＩＮＴの内部では、
入力チャネルＩＣは入力レジスタＩＲの入力端子に接続
され、出力チャネルＯＣは出力レジスタＯＲの出力端子
に接続される。チャネルＣはレジスタＲの入力端子に結
合される。このチャネルＣは外部チャネル、すなわちイ
ンターフェース装置ＩＮＴに入る直列または並列バスで
ある。レジスタＲの並列出力ポートは、マルチプレクサ
バンクＭＵＸの並列Ｎワイド入力ポートに結合され、入
力レジスタＩＲの並列出力ポートは、マルチプレクサバ
ンクＭＵＸの並列Ｍワイド入力ポートに結合され、この
マルチプレクサバンクＭＵＸの並列出力ポートは、出力
レジスタＯＲの並列入力ポートに結合される。マトリッ
クスの同じ列の論理セルの出力が、制御ユニットＣＴＲ
Ｌの一つの出力端子を構成し、制御ユニットＣＴＲＬの
各出力端子は、マルチプレクサバンクＭＵＸの対応する
マルチプレクサの、対応する制御入力にリンクされてい
る。制御ユニットＣＴＲＬでは、制御チャネルＣＣは制
御レジスタＣＲの入力に結合される。これはＮ個の記憶
位置Ｃ１，Ｃ２，．．．，ＣＮを含み、そのそれぞれが
１ビットの記憶容量を有し、制御レジスタＣＲの出力端
子に関連付けられている。制御チャネルＣＣは外部チャ
ネル、すなわちインターフェース装置ＩＮＴに入る直列
あるいは並列バスである。マトリックスの各論理セル
は、三つの入力と二つの出力を備える。マトリックスの
列ｉおよび行ｊにある論理セルのＣi,jの第一の入力
は、記憶位置Ｃiに関連する制御レジスタＣＲの出力端
子に接続される。論理セルＣi,jの第二の入力端子は、
同じ行の前の論理セルＣi-1,jの第２の出力端子に相互
接続されているが、各行の第一の論理セルは、その第二
の入力端子が常にローに保たれる。論理セルＣi,jへの
第三の入力端子は、一つ前の行かつ一つ前の列の論理セ
ルＣi-1,j-1の第二の出力端子に相互接続されるが、各
列の第一の論理セルＣi,1は、その第三の入力端子が常
にハイに保たれる。一列のすべての論理セルの第一の出
力端子は、相互接続され、前述のように制御ユニットＣ
ＴＲＬの単一の出力端子を構成する。マトリックスの論
理セルの第二の出力端子は、この段落で前述したよう
に、後続の列および行の論理セルの第二および第三の入
力端子に結合される。
入力チャネルＩＣは入力レジスタＩＲの入力端子に接続
され、出力チャネルＯＣは出力レジスタＯＲの出力端子
に接続される。チャネルＣはレジスタＲの入力端子に結
合される。このチャネルＣは外部チャネル、すなわちイ
ンターフェース装置ＩＮＴに入る直列または並列バスで
ある。レジスタＲの並列出力ポートは、マルチプレクサ
バンクＭＵＸの並列Ｎワイド入力ポートに結合され、入
力レジスタＩＲの並列出力ポートは、マルチプレクサバ
ンクＭＵＸの並列Ｍワイド入力ポートに結合され、この
マルチプレクサバンクＭＵＸの並列出力ポートは、出力
レジスタＯＲの並列入力ポートに結合される。マトリッ
クスの同じ列の論理セルの出力が、制御ユニットＣＴＲ
Ｌの一つの出力端子を構成し、制御ユニットＣＴＲＬの
各出力端子は、マルチプレクサバンクＭＵＸの対応する
マルチプレクサの、対応する制御入力にリンクされてい
る。制御ユニットＣＴＲＬでは、制御チャネルＣＣは制
御レジスタＣＲの入力に結合される。これはＮ個の記憶
位置Ｃ１，Ｃ２，．．．，ＣＮを含み、そのそれぞれが
１ビットの記憶容量を有し、制御レジスタＣＲの出力端
子に関連付けられている。制御チャネルＣＣは外部チャ
ネル、すなわちインターフェース装置ＩＮＴに入る直列
あるいは並列バスである。マトリックスの各論理セル
は、三つの入力と二つの出力を備える。マトリックスの
列ｉおよび行ｊにある論理セルのＣi,jの第一の入力
は、記憶位置Ｃiに関連する制御レジスタＣＲの出力端
子に接続される。論理セルＣi,jの第二の入力端子は、
同じ行の前の論理セルＣi-1,jの第２の出力端子に相互
接続されているが、各行の第一の論理セルは、その第二
の入力端子が常にローに保たれる。論理セルＣi,jへの
第三の入力端子は、一つ前の行かつ一つ前の列の論理セ
ルＣi-1,j-1の第二の出力端子に相互接続されるが、各
列の第一の論理セルＣi,1は、その第三の入力端子が常
にハイに保たれる。一列のすべての論理セルの第一の出
力端子は、相互接続され、前述のように制御ユニットＣ
ＴＲＬの単一の出力端子を構成する。マトリックスの論
理セルの第二の出力端子は、この段落で前述したよう
に、後続の列および行の論理セルの第二および第三の入
力端子に結合される。
【００２０】マルチプレクサバンクＭＵＸでは、並列Ｎ
ワイド入力ポートの端子１は、マルチプレクサＭＵＸ１
の入力に接続され、並列Ｎワイド入力ポートの端子２
は、マルチプレクサＭＵＸ２に接続され、以下同様であ
る。これらの端子の他に、各マルチプレクサＭＵＸ１，
ＭＵＸ２，．．．，ＭＵＸＮは、マルチプレクサバンク
ＭＵＸの並列Ｍワイド入力ポートの端子と相互接続され
た最大でＭ個の端子を備える。この並列Ｍワイド入力ポ
ートの端子１は、マルチプレクサＭＵＸ１からＭＵＸＮ
−Ｍ＋１の入力端子に接続され、この並列Ｍワイド入力
ポートの端子２はマルチプレクサＭＵＸ２からＭＵＸＮ
−Ｍ＋２の入力端子に接続され、以下同様である。これ
は、各マルチプレクサＭＵＸｉがＭＵＸの並列Ｍワイド
入力ポートに接続された以下の数の入力を有する、マル
チプレクサバンクＭＵＸが必要であることを意味する： ｉ＝１からＭの場合：ｉ個の入力端子、 ｉ＝Ｍ＋１からＮ−Ｍの場合：Ｍ個の入力端子、 ｉ＝Ｎ−Ｍ＋１からＮの場合：Ｎ−ｉ＋１個の入力端
子。
ワイド入力ポートの端子１は、マルチプレクサＭＵＸ１
の入力に接続され、並列Ｎワイド入力ポートの端子２
は、マルチプレクサＭＵＸ２に接続され、以下同様であ
る。これらの端子の他に、各マルチプレクサＭＵＸ１，
ＭＵＸ２，．．．，ＭＵＸＮは、マルチプレクサバンク
ＭＵＸの並列Ｍワイド入力ポートの端子と相互接続され
た最大でＭ個の端子を備える。この並列Ｍワイド入力ポ
ートの端子１は、マルチプレクサＭＵＸ１からＭＵＸＮ
−Ｍ＋１の入力端子に接続され、この並列Ｍワイド入力
ポートの端子２はマルチプレクサＭＵＸ２からＭＵＸＮ
−Ｍ＋２の入力端子に接続され、以下同様である。これ
は、各マルチプレクサＭＵＸｉがＭＵＸの並列Ｍワイド
入力ポートに接続された以下の数の入力を有する、マル
チプレクサバンクＭＵＸが必要であることを意味する： ｉ＝１からＭの場合：ｉ個の入力端子、 ｉ＝Ｍ＋１からＮ−Ｍの場合：Ｍ個の入力端子、 ｉ＝Ｎ−Ｍ＋１からＮの場合：Ｎ−ｉ＋１個の入力端
子。
【００２１】本明細書において、ｉはマルチプレクサバ
ンクＭＵＸのマルチプレクサＭＵＸｉの整数のインデッ
クス番号である。
ンクＭＵＸのマルチプレクサＭＵＸｉの整数のインデッ
クス番号である。
【００２２】さらに図１では、Ｎは８かつＭは４であ
り、したがってインターフェース装置ＩＮＴは８×４ビ
ットのシーケンス中の４×４ビットを置換することがで
き、言い換えれば、ＡＴＭセルヘッダ長を３２ビットか
ら１６ビットに拡張することが可能である。インターフ
ェース装置ＩＮＴの動作を説明する以下の段落では、入
力アドレスの連続する４ビットからなるセットの長さは
１６ビットから３２ビットである。インターフェース装
置ＩＮＴの動作を説明する以下の段落では、ＡＴＭセル
ヘッダの連続する４ビットからなるセットは、「ニブル
(nibble)」と呼ばれる。したがって、インターフェース
装置ＩＮＴは、ＡＴＭセルヘッダの８ニブルのうち４ニ
ブルを置換する。
り、したがってインターフェース装置ＩＮＴは８×４ビ
ットのシーケンス中の４×４ビットを置換することがで
き、言い換えれば、ＡＴＭセルヘッダ長を３２ビットか
ら１６ビットに拡張することが可能である。インターフ
ェース装置ＩＮＴの動作を説明する以下の段落では、入
力アドレスの連続する４ビットからなるセットの長さは
１６ビットから３２ビットである。インターフェース装
置ＩＮＴの動作を説明する以下の段落では、ＡＴＭセル
ヘッダの連続する４ビットからなるセットは、「ニブル
(nibble)」と呼ばれる。したがって、インターフェース
装置ＩＮＴは、ＡＴＭセルヘッダの８ニブルのうち４ニ
ブルを置換する。
【００２３】チャネルＣを介して、８ニブルを含むＡＴ
Ｍセルヘッダが、レジスタＲに印加され八つのメモリセ
ルＳ１，Ｓ２，．．．，ＳＮに格納される。このＡＴＭ
セルヘッダの八つのニブルのうち四つは、入力チャネル
ＩＣを介してインターフェース装置ＩＮＴに印加される
ニブルによって置換されなくてはならない。これらのニ
ブルは一時的にメモリセルＩＳ１，ＩＳ２，．．．，Ｉ
ＳＭにやはり到着した順序で格納される。入力ニブルは
レジスタＲに到着した順序で、メモリセルＳ１，Ｓ
２，．．．，ＳＮを満たす。ＡＴＭセルヘッダがＲに到
着すると同時に、８制御ビットのシーケンスが制御チャ
ネルＣＣを介して制御レジスタＣＲに入り、この８制御
ビットは記憶位置Ｃ１，Ｃ２，．．．，ＣＮにそれぞれ
格納される。８制御ビットは、入力チャネルＩＣの入力
ニブルＩＳ１、ＩＳ２，．．．，ＩＳＭによって、８Ａ
ＴＭセルヘッダニブルのうちのどのニブルを置き換える
べきかを示す。たとえば、制御ビットＣ２がハイの場
合、ＡＴＭセルヘッダの第二のニブル、すなわちＲの位
置Ｓ２に格納されているニブルが置換される。これが８
入力制御ビットＣ１，Ｃ２，．．．，ＣＮのうちの４制
御ビットの値がハイであり、残りの四つの値がローであ
ることを意味することは明らかである。出力チャネルＯ
Ｃに送られるべきニブル、すなわちＲに格納されている
ＡＴＭセルヘッダニブルまたはＩＲに格納されている置
換ニブルのどちらかが、マルチプレクサＭＵＸ１，ＭＵ
Ｘ２，．．．，ＭＵＸＮのうちの一つを介して出力レジ
スタＯＲに移動し、八つのメモリセルＯＳ１，ＯＳ
２，．．．，ＯＳＮの一つに一時的に格納され、その後
出力チャネルＯＣに印加される。出力ニブルは、格納さ
れたメモリセルＯＳ１，ＯＳ２，．．．，ＯＳＮの順序
で出力チャネルＯＣに印加される。インターフェース装
置ＩＮＴは、ニブルを到着した順序で出力するので、入
力レジスタＩＲの下位メモリセルに格納されたニブル
は、出力レジスタＯＲの下位メモリセルに格納されなく
てはならない。これは、後で説明する制御ユニットＣＴ
ＲＬのマトリックスの論理セルによって生成される制御
信号による制御下でマルチプレクサバンクＭＵＸによっ
て実現される。
Ｍセルヘッダが、レジスタＲに印加され八つのメモリセ
ルＳ１，Ｓ２，．．．，ＳＮに格納される。このＡＴＭ
セルヘッダの八つのニブルのうち四つは、入力チャネル
ＩＣを介してインターフェース装置ＩＮＴに印加される
ニブルによって置換されなくてはならない。これらのニ
ブルは一時的にメモリセルＩＳ１，ＩＳ２，．．．，Ｉ
ＳＭにやはり到着した順序で格納される。入力ニブルは
レジスタＲに到着した順序で、メモリセルＳ１，Ｓ
２，．．．，ＳＮを満たす。ＡＴＭセルヘッダがＲに到
着すると同時に、８制御ビットのシーケンスが制御チャ
ネルＣＣを介して制御レジスタＣＲに入り、この８制御
ビットは記憶位置Ｃ１，Ｃ２，．．．，ＣＮにそれぞれ
格納される。８制御ビットは、入力チャネルＩＣの入力
ニブルＩＳ１、ＩＳ２，．．．，ＩＳＭによって、８Ａ
ＴＭセルヘッダニブルのうちのどのニブルを置き換える
べきかを示す。たとえば、制御ビットＣ２がハイの場
合、ＡＴＭセルヘッダの第二のニブル、すなわちＲの位
置Ｓ２に格納されているニブルが置換される。これが８
入力制御ビットＣ１，Ｃ２，．．．，ＣＮのうちの４制
御ビットの値がハイであり、残りの四つの値がローであ
ることを意味することは明らかである。出力チャネルＯ
Ｃに送られるべきニブル、すなわちＲに格納されている
ＡＴＭセルヘッダニブルまたはＩＲに格納されている置
換ニブルのどちらかが、マルチプレクサＭＵＸ１，ＭＵ
Ｘ２，．．．，ＭＵＸＮのうちの一つを介して出力レジ
スタＯＲに移動し、八つのメモリセルＯＳ１，ＯＳ
２，．．．，ＯＳＮの一つに一時的に格納され、その後
出力チャネルＯＣに印加される。出力ニブルは、格納さ
れたメモリセルＯＳ１，ＯＳ２，．．．，ＯＳＮの順序
で出力チャネルＯＣに印加される。インターフェース装
置ＩＮＴは、ニブルを到着した順序で出力するので、入
力レジスタＩＲの下位メモリセルに格納されたニブル
は、出力レジスタＯＲの下位メモリセルに格納されなく
てはならない。これは、後で説明する制御ユニットＣＴ
ＲＬのマトリックスの論理セルによって生成される制御
信号による制御下でマルチプレクサバンクＭＵＸによっ
て実現される。
【００２４】入力レジスタＩＲとマルチプレクサバンク
ＭＵＸの間の並列バスを介して、ニブルＩＳ１はＭＵＸ
１の入力端子に印加され、ニブルＩＳ１およびＩＳ２は
ＭＵＸ２の入力端子に印加され、ニブルＩＳ１からＩＳ
３はＭＵＸ３の入力端子に印加され、ニブルＩＳ１から
ＩＳ４はＭＵＸ４およびＭＵＸ５の入力端子に印加さ
れ、ニブルＩＳ２からＩＳ４はＭＵＸ６の入力端子に印
加され、ニブルＩＳ３およびＩＳ４はＭＵＸ７の入力端
子に印加され、ニブルＩＳ４はＭＵＸ８（図１ではＭＵ
ＸＮ）の入力端子に印加される。このようにして、８Ａ
ＴＭセルヘッダニブルのどの４ニブルの組み合せでも、
入力レジスタＩＲの入力ニブルによって、順序を変更せ
ずに置換することができる。たとえば制御レジスタＣＲ
でＣ１、Ｃ２、Ｃ６、Ｃ８制御ビットがハイで、Ｃ３、
Ｃ４、Ｃ５、Ｃ７制御ビットがローであるとする。この
場合、ＭＵＸ１はニブルＩＳ１を第一の入力端子から出
力端子へ、ＭＵＸ２はニブルＩＳ２を第二の入力端子か
ら出力端子へ、ＭＵＸ３は、ＡＴＭセルヘッダニブルＳ
３をＲの出力に接続された入力端子から出力端子へ、Ｍ
ＵＸ４はＡＴＭセルヘッダニブルＳ４をＲの出力に接続
された入力端子から出力端子へ、ＭＵＸ５は、ＡＴＭセ
ルヘッダニブルＳ５をＲの出力に接続された入力端子か
ら出力端子へ、ＭＵＸ６はニブルＩＳ３を第二の入力端
子から出力端子へ、ＭＵＸ７は、ＡＴＭセルヘッダニブ
ルＳ７をＲの出力に接続された入力端子から出力端子
へ、ＭＵＸ８はニブルＩＳ４を第一の入力端子から出力
端子へ送らなければならない。このようにして、出力レ
ジスタＯＲのメモリセルＯＳ１からＯＳ８がそれぞれニ
ブルＩＳ１、ＩＳ２、Ｓ３、Ｓ４、Ｓ５、ＩＳ３、Ｓ
７、ＩＳ４によって満たされる。したがって、適正なニ
ブルが、正しい順序で、出力チャネルＯＣに印加され
る。
ＭＵＸの間の並列バスを介して、ニブルＩＳ１はＭＵＸ
１の入力端子に印加され、ニブルＩＳ１およびＩＳ２は
ＭＵＸ２の入力端子に印加され、ニブルＩＳ１からＩＳ
３はＭＵＸ３の入力端子に印加され、ニブルＩＳ１から
ＩＳ４はＭＵＸ４およびＭＵＸ５の入力端子に印加さ
れ、ニブルＩＳ２からＩＳ４はＭＵＸ６の入力端子に印
加され、ニブルＩＳ３およびＩＳ４はＭＵＸ７の入力端
子に印加され、ニブルＩＳ４はＭＵＸ８（図１ではＭＵ
ＸＮ）の入力端子に印加される。このようにして、８Ａ
ＴＭセルヘッダニブルのどの４ニブルの組み合せでも、
入力レジスタＩＲの入力ニブルによって、順序を変更せ
ずに置換することができる。たとえば制御レジスタＣＲ
でＣ１、Ｃ２、Ｃ６、Ｃ８制御ビットがハイで、Ｃ３、
Ｃ４、Ｃ５、Ｃ７制御ビットがローであるとする。この
場合、ＭＵＸ１はニブルＩＳ１を第一の入力端子から出
力端子へ、ＭＵＸ２はニブルＩＳ２を第二の入力端子か
ら出力端子へ、ＭＵＸ３は、ＡＴＭセルヘッダニブルＳ
３をＲの出力に接続された入力端子から出力端子へ、Ｍ
ＵＸ４はＡＴＭセルヘッダニブルＳ４をＲの出力に接続
された入力端子から出力端子へ、ＭＵＸ５は、ＡＴＭセ
ルヘッダニブルＳ５をＲの出力に接続された入力端子か
ら出力端子へ、ＭＵＸ６はニブルＩＳ３を第二の入力端
子から出力端子へ、ＭＵＸ７は、ＡＴＭセルヘッダニブ
ルＳ７をＲの出力に接続された入力端子から出力端子
へ、ＭＵＸ８はニブルＩＳ４を第一の入力端子から出力
端子へ送らなければならない。このようにして、出力レ
ジスタＯＲのメモリセルＯＳ１からＯＳ８がそれぞれニ
ブルＩＳ１、ＩＳ２、Ｓ３、Ｓ４、Ｓ５、ＩＳ３、Ｓ
７、ＩＳ４によって満たされる。したがって、適正なニ
ブルが、正しい順序で、出力チャネルＯＣに印加され
る。
【００２５】制御ユニットＣＴＲＬの論理セル
Ｃ1,1，．．．，ＣN,Mは、ＭＵＸ１からＭＵＸ８用の制
御信号を生成し、これらのマルチプレクサが、それぞれ
対応する出力端子に接続すべき正しい入力端子を選択で
きるようにする。各論理セルＣi,jは、マルチプレクサ
ｉがそのｊ番目の入力端子を選択する必要があるかどう
かを示す信号を生成する。言い換えると、各論理セルＣ
i,jは、マルチプレクサＭＵＸｉ、およびＭＵＸの並列
Ｍワイド入力ポートに相互接続された前記マルチプレク
サＭＵＸｉの入力端子ｊに関連付けられている。入力端
子を選択する必要がない場合は、マルチプレクサＭＵＸ
ｉは自動的にレジスタＲから来てその最後の入力端子に
印加されたＡＴＭセルヘッダニブル入力を出力端子に送
る。したがって、論理セルＣi,jはマルチプレクサＭＵ
Ｘｉのために、出力ニブルＯＳｉに対応する制御ビット
Ｃｉがハイである場合、ＭＵＸｉの入力ｊに印加された
ニブルが、インデックスがｉより小さいマルチプレクサ
によって選択されていない場合、ならびにＭＵＸｉが、
ｊより小さいインデックスの入力端子の一つに印加され
たニブルをまだ選択する必要がない場合に、入力端子ｊ
を選択すべきであると指示する信号を生成する。出力ニ
ブルＯＳｉに対応する制御ビットＣｉはＣi,jの第一の
入力端子に印加される。ＭＵＸｉの入力ｊに印加された
ニブルが、すでにｉより小さいインデックスを有するマ
ルチプレクサによって選択されている場合、セルＣ
i-1,jから情報を受信する第二の入力端子を介してＣi,j
にそのことが通知される。この情報がロービットである
場合、ニブルはまだ選択されていない。同様に、マルチ
プレクサＭＵＸｉが既にｊより小さいインデックスの入
力端子の一つに印加されたニブルを選択しなければなら
ない場合、セルＣi-1,j-1から情報を受信する第三の入
力端子を介してＣi,jにそのことを通知する。この情報
がハイビットである場合、ＭＵＸｉは他の端子の一つに
印加されたニブルを選択する必要はない。明らかに、論
理セルＣi,jも第二の出力端子において、論理セルＣ
i+1,j+1およびＣi,j+1が使用すべき情報を生成しなけれ
ばならない。上述の出力信号を三つの入力信号から生成
できる論理セルＣi,jが図２に示されている。三つの入
力信号の値の関数としての出力信号の値は、図３および
図４にそれぞれ図示されている。
Ｃ1,1，．．．，ＣN,Mは、ＭＵＸ１からＭＵＸ８用の制
御信号を生成し、これらのマルチプレクサが、それぞれ
対応する出力端子に接続すべき正しい入力端子を選択で
きるようにする。各論理セルＣi,jは、マルチプレクサ
ｉがそのｊ番目の入力端子を選択する必要があるかどう
かを示す信号を生成する。言い換えると、各論理セルＣ
i,jは、マルチプレクサＭＵＸｉ、およびＭＵＸの並列
Ｍワイド入力ポートに相互接続された前記マルチプレク
サＭＵＸｉの入力端子ｊに関連付けられている。入力端
子を選択する必要がない場合は、マルチプレクサＭＵＸ
ｉは自動的にレジスタＲから来てその最後の入力端子に
印加されたＡＴＭセルヘッダニブル入力を出力端子に送
る。したがって、論理セルＣi,jはマルチプレクサＭＵ
Ｘｉのために、出力ニブルＯＳｉに対応する制御ビット
Ｃｉがハイである場合、ＭＵＸｉの入力ｊに印加された
ニブルが、インデックスがｉより小さいマルチプレクサ
によって選択されていない場合、ならびにＭＵＸｉが、
ｊより小さいインデックスの入力端子の一つに印加され
たニブルをまだ選択する必要がない場合に、入力端子ｊ
を選択すべきであると指示する信号を生成する。出力ニ
ブルＯＳｉに対応する制御ビットＣｉはＣi,jの第一の
入力端子に印加される。ＭＵＸｉの入力ｊに印加された
ニブルが、すでにｉより小さいインデックスを有するマ
ルチプレクサによって選択されている場合、セルＣ
i-1,jから情報を受信する第二の入力端子を介してＣi,j
にそのことが通知される。この情報がロービットである
場合、ニブルはまだ選択されていない。同様に、マルチ
プレクサＭＵＸｉが既にｊより小さいインデックスの入
力端子の一つに印加されたニブルを選択しなければなら
ない場合、セルＣi-1,j-1から情報を受信する第三の入
力端子を介してＣi,jにそのことを通知する。この情報
がハイビットである場合、ＭＵＸｉは他の端子の一つに
印加されたニブルを選択する必要はない。明らかに、論
理セルＣi,jも第二の出力端子において、論理セルＣ
i+1,j+1およびＣi,j+1が使用すべき情報を生成しなけれ
ばならない。上述の出力信号を三つの入力信号から生成
できる論理セルＣi,jが図２に示されている。三つの入
力信号の値の関数としての出力信号の値は、図３および
図４にそれぞれ図示されている。
【００２６】図２は、ＮＯＴポート１、第一のＡＮＤポ
ート２、第二のＡＮＤポート３、ＮＯＲポート４を含む
論理セルＣi,jを示す。論理セルＣi,jはさらに、第一の
入力ＣＢ、第二の入力ＤＩＳＩ、第三の入力ＥＮＩＪ、
第一の出力ＣＳ、第二の出力ＤＩＳＩ＋１を含む。
ート２、第二のＡＮＤポート３、ＮＯＲポート４を含む
論理セルＣi,jを示す。論理セルＣi,jはさらに、第一の
入力ＣＢ、第二の入力ＤＩＳＩ、第三の入力ＥＮＩＪ、
第一の出力ＣＳ、第二の出力ＤＩＳＩ＋１を含む。
【００２７】第一の入力ＣＢは、第二のＡＮＤポート３
の第一の入力に接続されている。第二の入力ＤＩＳＩ
は、ＮＯＴポート１の入力およびＮＯＲポート４の第二
の入力に接続されている。第三の入力ＥＮＩＪは、第一
のＡＮＤポート２の第一の入力に接続され、この第一の
ＡＮＤポート２の出力は、第二のＡＮＤポート３の第二
の入力に接続されている。この第二のＡＮＤポート３の
出力は、ＮＯＲポート４の第一の入力および論理セルＣ
i,jの第一の出力ＣＳと相互接続されている。ＮＯＴポ
ート１の出力は、第一のＡＮＤポート２の第二の入力に
接続され、ＮＯＲポート４の出力端子は、論理セルＣ
i,jの第二の出力ＤＩＳＩ＋１に接続されている。
の第一の入力に接続されている。第二の入力ＤＩＳＩ
は、ＮＯＴポート１の入力およびＮＯＲポート４の第二
の入力に接続されている。第三の入力ＥＮＩＪは、第一
のＡＮＤポート２の第一の入力に接続され、この第一の
ＡＮＤポート２の出力は、第二のＡＮＤポート３の第二
の入力に接続されている。この第二のＡＮＤポート３の
出力は、ＮＯＲポート４の第一の入力および論理セルＣ
i,jの第一の出力ＣＳと相互接続されている。ＮＯＴポ
ート１の出力は、第一のＡＮＤポート２の第二の入力に
接続され、ＮＯＲポート４の出力端子は、論理セルＣ
i,jの第二の出力ＤＩＳＩ＋１に接続されている。
【００２８】すでに上記で説明した通り、第一の出力Ｃ
Ｓで生成される信号は、第一および第二の両方の入力端
子の信号でＣＢとＥＮＩＪがハイであり、論理セルＣ
i,jの第三の入力端子ＤＩＳＩの信号がローである場
合、対応するマルチプレクサＭＵＸｉがそのｉ番目の入
力端子を選択しなければならないことを示す。これは、
図３を見てもわかり、したがって、第一の出力信号は次
のように表すことができる。
Ｓで生成される信号は、第一および第二の両方の入力端
子の信号でＣＢとＥＮＩＪがハイであり、論理セルＣ
i,jの第三の入力端子ＤＩＳＩの信号がローである場
合、対応するマルチプレクサＭＵＸｉがそのｉ番目の入
力端子を選択しなければならないことを示す。これは、
図３を見てもわかり、したがって、第一の出力信号は次
のように表すことができる。
【００２９】
【数１】
【００３０】デジタル論理設計技術の当業者であれば、
この第一の出力信号が図２の出力端子ＣＳで生成される
ことを理解するであろう。
この第一の出力信号が図２の出力端子ＣＳで生成される
ことを理解するであろう。
【００３１】さらに、論理セルＣi,jは、第二の出力端
子ＤＩＳＩ＋１で第二の出力信号を生成しなければなら
ないことを上記で説明したが、これはマルチプレクサＭ
ＵＸｉがそのｊ番目の入力を選択しなければならない
（ＣＳがハイの場合）か、あるいは、インデックスがｉ
より小さいマルチプレクサの一つがＭＵＸｉのｊ番目の
端子に印加されたニブルを選択しなければならない（Ｄ
ＩＳＩがハイの場合）かのどちらかを意味する。これら
すべての状況で、ＤＩＳＩ＋１はハイでなければならな
い。図４はこれが実現されるテーブルを示す。このテー
ブルから、次の式を導出することができる。
子ＤＩＳＩ＋１で第二の出力信号を生成しなければなら
ないことを上記で説明したが、これはマルチプレクサＭ
ＵＸｉがそのｊ番目の入力を選択しなければならない
（ＣＳがハイの場合）か、あるいは、インデックスがｉ
より小さいマルチプレクサの一つがＭＵＸｉのｊ番目の
端子に印加されたニブルを選択しなければならない（Ｄ
ＩＳＩがハイの場合）かのどちらかを意味する。これら
すべての状況で、ＤＩＳＩ＋１はハイでなければならな
い。図４はこれが実現されるテーブルを示す。このテー
ブルから、次の式を導出することができる。
【００３２】
【数２】
【００３３】この場合も、デジタル論理設計技術の当業
者であれば、この第二の出力信号が図２の出力端子ＤＩ
ＳＩ＋１で生成されることを理解するであろう。
者であれば、この第二の出力信号が図２の出力端子ＤＩ
ＳＩ＋１で生成されることを理解するであろう。
【００３４】本発明に基づくインターフェース装置ＩＮ
Ｔの動作は、図１の機能ブロックＩＲ、ＳＥＬ、ＣＴＲ
Ｌ、ＭＵＸ、ＣＲ、ＭＵＸ１からＭＵＸＭ、ＯＲ、およ
び図２に示されるセルＣi,jの論理ポート１、２、３、
４の動作を記述することによってのみ説明されているこ
とに留意されたい。これらの機能ブロックおよび論理ポ
ートの構成要素レベルでの内容は、電子構成要素の設計
および製造技術の当業者であれば、明らかに前記の所与
の機能説明から、これらのブロック及びポートそれぞれ
の実施の形態がどのようにして実現できるかを導出でき
るので、本出願では記述しない。明白な理由で、設計者
は論理（正論理または負論理）および技術（バイポー
ラ、ＭＯＳＦＥＴなど）の種類を、インターフェース装
置ＩＮＴの応用例、あるいは他の装置との統合に応じて
選択することができる。
Ｔの動作は、図１の機能ブロックＩＲ、ＳＥＬ、ＣＴＲ
Ｌ、ＭＵＸ、ＣＲ、ＭＵＸ１からＭＵＸＭ、ＯＲ、およ
び図２に示されるセルＣi,jの論理ポート１、２、３、
４の動作を記述することによってのみ説明されているこ
とに留意されたい。これらの機能ブロックおよび論理ポ
ートの構成要素レベルでの内容は、電子構成要素の設計
および製造技術の当業者であれば、明らかに前記の所与
の機能説明から、これらのブロック及びポートそれぞれ
の実施の形態がどのようにして実現できるかを導出でき
るので、本出願では記述しない。明白な理由で、設計者
は論理（正論理または負論理）および技術（バイポー
ラ、ＭＯＳＦＥＴなど）の種類を、インターフェース装
置ＩＮＴの応用例、あるいは他の装置との統合に応じて
選択することができる。
【００３５】また、制御ユニットＣＴＲＬのマトリック
スを構成する論理セルＣi,jは、出力信号ＣＳ、ＤＩＳ
Ｉ＋１と入力信号ＤＩＳＩ、ＣＢ、ＥＮＩＪの関係によ
って定義され、この関係を実現する論理ポートの構造に
よって定義されるのではないことにも注目されたい。デ
ジタル論理セル設計技術の当業者であれば、図３および
図４のテーブルによって定義される関係が、ＡＮＤ、Ｏ
Ｒ、ＮＡＮＤ、ＮＯＲおよびＮＯＴポートの組み合わせ
によって何通りもの方法で実現できることはよく知って
いる。図２に示す方法とは別に、入力信号と出力信号の
間で同じ関係を実現する別の論理セルＣi,jを設計する
ことは当業者にとって日常の作業なので、本発明の範囲
は、セルＣi,jの内容の特定の設計に限定されるもので
はない。
スを構成する論理セルＣi,jは、出力信号ＣＳ、ＤＩＳ
Ｉ＋１と入力信号ＤＩＳＩ、ＣＢ、ＥＮＩＪの関係によ
って定義され、この関係を実現する論理ポートの構造に
よって定義されるのではないことにも注目されたい。デ
ジタル論理セル設計技術の当業者であれば、図３および
図４のテーブルによって定義される関係が、ＡＮＤ、Ｏ
Ｒ、ＮＡＮＤ、ＮＯＲおよびＮＯＴポートの組み合わせ
によって何通りもの方法で実現できることはよく知って
いる。図２に示す方法とは別に、入力信号と出力信号の
間で同じ関係を実現する別の論理セルＣi,jを設計する
ことは当業者にとって日常の作業なので、本発明の範囲
は、セルＣi,jの内容の特定の設計に限定されるもので
はない。
【００３６】もう一つ注目すべき点は、上述のインター
フェース装置ＩＮＴの実施の形態では入力ＡＴＭセルヘ
ッダの４ニブルを置換することにより、その出力でＡＴ
Ｍセルヘッダを生成するが、本発明は、ＮまたはＭの特
定の値、あるいは入力ビットセットの特定の長さ（ニブ
ルの場合は４ビット）に制限されるものではない。上述
のインターフェース装置ＩＮＴの実施の形態を僅かに変
更すると、入力Ｍワイドデータストリームが出力Ｎワイ
ドデータストリームの一部を置換しなければならない、
あるいは最終的に入力データストリームの特定の順序を
出力データストリームで維持しなければならない他の応
用例にもそれが使用できるようになる。
フェース装置ＩＮＴの実施の形態では入力ＡＴＭセルヘ
ッダの４ニブルを置換することにより、その出力でＡＴ
Ｍセルヘッダを生成するが、本発明は、ＮまたはＭの特
定の値、あるいは入力ビットセットの特定の長さ（ニブ
ルの場合は４ビット）に制限されるものではない。上述
のインターフェース装置ＩＮＴの実施の形態を僅かに変
更すると、入力Ｍワイドデータストリームが出力Ｎワイ
ドデータストリームの一部を置換しなければならない、
あるいは最終的に入力データストリームの特定の順序を
出力データストリームで維持しなければならない他の応
用例にもそれが使用できるようになる。
【００３７】さらに、入力セット１をＭＵＸ１の入力端
子に、入力セット１および２をＭＵＸ２の入力端子に、
以下同様に印加することは、本発明の絶対的要件ではな
い点に留意されたい。そうする場合、先に上記で説明し
た通り、図２に示すセルＣi,jの機能を有する論理セル
のマトリックスは、出力ビットセットが入力ビットセッ
トの順序を維持することを保証する。ただし、入力ビッ
トセットの順序が出力ビットセットでは逆になる、本発
明に基づくインターフェース装置ＩＮＴの代替の実施の
形態では、入力セット１がＭＵＸＮの入力に、入力セッ
ト１および２がＭＵＸＮ−１の入力に、以下同様に印加
されることは明らかである。出力ビットセットの他の特
定の順序が、ＭＵＸ１、ＭＵＸ２、．．．、ＭＵＸＮそ
れぞれに印加される入力ビットセットを適切な方法で選
択し、かつＣＴＲＬのマトリックスを構成する論理セル
を適切な方法で相互接続することによって実現できるこ
とは明らかである。
子に、入力セット１および２をＭＵＸ２の入力端子に、
以下同様に印加することは、本発明の絶対的要件ではな
い点に留意されたい。そうする場合、先に上記で説明し
た通り、図２に示すセルＣi,jの機能を有する論理セル
のマトリックスは、出力ビットセットが入力ビットセッ
トの順序を維持することを保証する。ただし、入力ビッ
トセットの順序が出力ビットセットでは逆になる、本発
明に基づくインターフェース装置ＩＮＴの代替の実施の
形態では、入力セット１がＭＵＸＮの入力に、入力セッ
ト１および２がＭＵＸＮ−１の入力に、以下同様に印加
されることは明らかである。出力ビットセットの他の特
定の順序が、ＭＵＸ１、ＭＵＸ２、．．．、ＭＵＸＮそ
れぞれに印加される入力ビットセットを適切な方法で選
択し、かつＣＴＲＬのマトリックスを構成する論理セル
を適切な方法で相互接続することによって実現できるこ
とは明らかである。
【００３８】さらに、セレクタＳＥＬは、そのメモリに
ハードコード化されているため、あるいは上述の実施の
形態の場合と同様に制御チャネルＣＣを介してそのこと
が通知されるため、自律的にどのビットセットをＮ個の
出力ビットセットで置換すべきかを知ることができる。
ハードコード化されているため、あるいは上述の実施の
形態の場合と同様に制御チャネルＣＣを介してそのこと
が通知されるため、自律的にどのビットセットをＮ個の
出力ビットセットで置換すべきかを知ることができる。
【００３９】本発明の原理を特定の装置に関して説明し
たが、この説明は例示的なものにすぎず、本発明の範囲
を限定するものではないことをはっきり理解されたい。
たが、この説明は例示的なものにすぎず、本発明の範囲
を限定するものではないことをはっきり理解されたい。
【図１】本発明に基づくインターフェース装置 ＩＮＴ
の実施の形態を示す概略ブロック図である。
の実施の形態を示す概略ブロック図である。
【図２】本発明に基づく論理セルＣi,jの実施の形態を
示す図である。
示す図である。
【図３】入力信号ＣＢ，ＥＮＩＪおよびＤＩＳＩに対す
る、図２に示される論理セルＣi,jの第一の出力信号Ｃ
Ｓの値を示すテーブルである。
る、図２に示される論理セルＣi,jの第一の出力信号Ｃ
Ｓの値を示すテーブルである。
【図４】入力信号ＣＢ、ＥＮＩＪおよびＤＩＳＩに対す
る、図２に示される論理セルＣi,jの第二の出力信号Ｄ
ＩＳＩ＋１の値を示すテーブルである。
る、図２に示される論理セルＣi,jの第二の出力信号Ｄ
ＩＳＩ＋１の値を示すテーブルである。
ＩＮＴ インターフェース装置 ＳＥＬ セレクタ ＣＴＲＬ 制御ユニット ＭＵＸ マルチプレクサ ＣＣ 制御チャネル ＯＣ 出力チャネル Ｃ チャネル ＩＣ 入力チャネル ＣＲ 制御レジスタ ＯＲ 出力レジスタ Ｒ レジスタ ＩＲ 入力レジスタ １ ＮＯＴポート ２ ＡＮＤポート ３ ＡＮＤポート ４ ＮＯＲポート
Claims (6)
- 【請求項１】 入力チャネル（ＩＣ）と出力チャネル
（ＯＣ）の間に結合され、ＭがＮより小さい整数であ
り、Ｎ個の出力ビットセット（ＯＳ１，ＯＳ
２，．．．，ＯＳＮ）のうちのＭ個の出力ビットセット
を前記入力チャネル（ＩＣ）で受信したＭ個の入力ビッ
トセット（ＩＳ１，ＩＳ２，．．．，ＩＳＭ）で置換す
るために使用されるインターフェース装置（ＩＮＴ）で
あって、 ａ．前記Ｎ個の出力ビットセット（ＯＳ１，ＯＳ
２，．．．，ＯＳＮ）を一時的に格納するために設けら
れた出力レジスタ手段（ＯＲ）と、 ｂ．前記入力チャネル（ＩＣ）と出力レジスタ手段（Ｏ
Ｒ）の間に結合され、前記Ｎ個の出力ビットセット（Ｏ
Ｓ１，ＯＳ２，．．．，ＯＳＮ）から前記Ｍ個の出力ビ
ットセットを選択し、かつ前記Ｍ個の入力ビットセット
（ＩＳ１，ＩＳ２，．．．，ＩＳＭ）を前記出力レジス
タ手段（ＯＲ）に送り、それによって前記Ｍ個の出力セ
ットを置換するために設けられた選択手段（ＳＥＬ）と
を備え、 前記選択手段（ＳＥＬ）が、 ｃ．それぞれ前記Ｎ個の出力ビットセット（ＯＳ１，Ｏ
Ｓ２，．．．，ＯＳＮ）のうちの一つの出力ビットセッ
トに関係し、一つの制御入力と、前記Ｍ個の入力ビット
セット（ＩＳ１，ＩＳ２，．．．，ＩＳＭ）のうちの最
大でＭ個の入力ビットセットを受け取るように構成され
た最大でＭ個の入力端子と、前記関係する出力ビットセ
ットを置換する必要がある場合に、前記制御入力に印加
される制御信号の制御下で前記最大でＭ個の入力ビット
セットの一つを送出するように構成された一つの出力端
子とを有する、Ｎ個のマルチプレクサ（ＭＵＸ１，ＭＵ
Ｘ２，．．．，ＭＵＸＮ）を含む多重化ユニット（ＭＵ
Ｘ）と、 ｄ．前記各マルチプレクサごとに前記制御信号を生成
し、前記制御ユニット（ＣＴＲＬ）の出力端子を介し
て、前記各マルチプレクサの前記制御入力に前記制御信
号を印加するために設けられた制御ユニット（ＣＴＲ
Ｌ）とをさらに備えることを特徴とするインターフェー
ス装置（ＩＮＴ）。 - 【請求項２】 前記Ｎ個のマルチプレクサ（ＭＵＸ１，
ＭＵＸ２，．．．，ＭＵＸＮ）のうちのインデックスｉ
をもつマルチプレクサが、 前記インデックスｉの値が１からＭの範囲であり、前記
ｉ個の入力端子が、前記Ｍ個の入力ビットセット（ＩＳ
１，ＩＳ２，．．．，ＩＳＭ）のうちのインデックス１
からｉの入力ビットセットを、それぞれ受信するように
構成されている場合には、ｉ個の入力端子、 前記インデックスｉの値がＭ＋１からＮ−Ｍの範囲であ
り、前記Ｍ個の入力端子が、前記Ｍ個の入力ビットセッ
ト（ＩＳ１，ＩＳ２，．．．，ＩＳＭ）をそれぞれ受け
取るように構成されている場合には、Ｍ個の入力端子、
また前記インデックスｉの値がＮ−Ｍ＋１からＮの範囲
であり、前記Ｎ−ｉ＋１個の入力端子が、前記Ｍ個の入
力ビットセット（ＩＳ１，ＩＳ２，．．．，ＩＳＭ）の
うちのインデックスＭ−Ｎ＋１からＭの入力ビットセッ
トをそれぞれ受け取るように構成されている場合には、
Ｎ−ｉ＋１個の入力端子を備えることを特徴とする請求
項１に記載のインターフェース装置（ＩＮＴ）。 - 【請求項３】 前記制御ユニット（ＣＴＲＬ）が、それ
ぞれ前記Ｎ個のマルチプレクサ（ＭＵＸ１，ＭＵＸ
２，．．．，ＭＵＸＮ）の一つ、および前記一つのマル
チプレクサの前記最大でＭ個の入力端子のうちの一つの
入力端子とに関連付けられ、前記一つのマルチプレクサ
の前記出力端子が、前記の一つの入力端子が受け取った
入力ビットセットを送出すべきか否かを示す制御信号を
生成するように構成されている同一の論理セル
（Ｃ1,1；．．．；ＣN,M）のマトリックスを備えること
を特徴とする請求項１に記載のインターフェース装置
（ＩＮＴ）。 - 【請求項４】 前記各論理セルが、三つの入力端子（Ｃ
Ｂ、ＤＳＩ、ＥＮＩＪ）と二つの出力端子（ＣＳ、ＤＩ
ＳＩ＋１）を備え、 第一の入力端子（ＣＢ）は、前記一つのマルチプレクサ
に関係する出力ビットセットを、前記Ｍ個の入力ビット
セット（ＩＳ１，ＩＳ２，．．．，ＩＳＭ）の一つで置
換する必要があるかどうかを示す信号を受け取るように
構成され、 第二の入力端子（ＤＩＳＩ）は、前記一つのマルチプレ
クサとは別のマルチプレクサの出力端子が、前記一つの
入力端子が受け取る入力ビットセットを送出する必要が
あることを示す信号を受け取るように構成され、 第三の入力端子（ＥＮＩＪ）は、前記一つのマルチプレ
クサの前記出力端子が、前記一つの入力端子とは別の入
力端子が受け取った入力ビットセットを送出する必要が
ないことを示す信号を受け取るように構成され、 第一の出力端子（ＣＳ）は、前記制御信号を送出するよ
うに構成され、 第二の出力端子（ＤＩＳＩ＋１）は、前記一つのマルチ
プレクサ、または前記別のマルチプレクサの前記出力端
子が、前記一つの入力端子が受け取った入力ビットセッ
トを送出することを示す信号を送出するように構成され
ていることを特徴とする請求項３に記載のインターフェ
ース装置（ＩＮＴ）。 - 【請求項５】 ＭがＮより小さい整数であり、Ｎ個の出
力ビットセット（ＯＳ１，ＯＳ２，．．．，ＯＳＮ）の
うちのＭ個の出力ビットセットを、Ｍ個の入力ビットセ
ット（ＩＳ１，ＩＳ２，．．．，ＩＳＭ）で置換する、
インターフェース装置（ＩＮＴ）の制御ユニット（ＣＴ
ＲＬ）で使用される論理セル（Ｃi,j）であって、前記
論理セル（Ｃi,j）が、前記Ｍ個の入力ビットセット
（ＩＳ１，ＩＳ２，．．．，ＩＳＭ）のうちの最大でＭ
個の入力ビットセットを受け取るように構成された最大
でＭ個の入力端子を有する、前記インターフェース装置
（ＩＮＴ）の関連するマルチプレクサ用の制御信号を生
成するように構成され、前記論理セル（Ｃi,j）が、前
記最大でＭ個の入力端子のうちの一つの入力端子と、前
記関連するマルチプレクサの出力端子が、前記一つの入
力端子が受け取った入力ビットセットを送出する必要が
あるか否かを示す前記制御信号とに関連付けられ、前記
論理セル（Ｃi,j）が、三つの入力端子（ＣＢ、ＤＳ
Ｉ、ＥＮＩＪ）と二つの出力端子（ＣＳ、ＤＩＳＩ＋
１）を備え、 第一の入力端子（ＣＢ）は、前記関連するマルチプレク
サに関係する出力ビットセットを、前記Ｍ個の入力ビッ
トセット（ＩＳ１，ＩＳ２，．．．，ＩＳＭ）の一つで
置換する必要があるかどうかを示す信号を受け取るよう
に構成され、 第二の入力端子（ＤＩＳＩ）は、前記関連するマルチプ
レクサとは別のマルチプレクサの出力端子が、前記一つ
の入力端子が受け取った入力ビットセットを送出する必
要があることを示す信号を受け取るように構成され、 第三の入力端子（ＥＮＩＪ）は、前記関連するマルチプ
レクサの前記出力端子が、前記入力端子とは別の入力端
子が受け取った入力ビットセットを送出する必要がない
ことを示す信号を受け取るように構成され、 第一の出力端子（ＣＳ）は、前記制御信号を送出するよ
うに構成され、 第二の出力端子（ＤＩＳＩ＋１）は、前記関連するマル
チプレクサ、または前記別のマルチプレクサの前記出力
端子が、前記一つの入力端子が受け取った入力ビットセ
ットを送出するよう指示する信号を送出するように構成
されている論理セル（Ｃi,j）。 - 【請求項６】 ＭはＮより小さい整数であり、Ｎ個の出
力ビットセット（ＯＳ１，ＯＳ２，．．．，ＯＳＮ）の
うちのＭ個の出力ビットセットを、Ｍ個の入力ビットセ
ット（ＩＳ１，ＩＳ２，．．．，ＩＳＭ）で置換する、
インターフェース装置（ＩＮＴ）のＮ個のマルチプレク
サ（ＭＵＸ１，ＭＵＸ２，．．．，ＭＵＸＮ）の各マル
チプレクサごとに制御信号を生成するために使用される
制御ユニット（ＣＴＲＬ）であって、前記各マルチプレ
クサが、前記Ｍ個の入力ビットセット（ＩＳ１，ＩＳ
２，．．．，ＩＳＭ）のうち最大でＭ個の入力ビットセ
ットを受け取るように構成された最大でＭ個の入力端子
を有し、前記制御ユニット（ＣＴＲＬ）が、論理セル
（Ｃ1,1；．．．；ＣN,M）のマトリックスを含み、各論
理セル（Ｃi,j）が、前記Ｎ個のマルチプレクサ（ＭＵ
Ｘ１，ＭＵＸ２，．．．，ＭＵＸＮ）の一つのマルチプ
レクサ、および前記一つのマルチプレクサの前記最大で
Ｍ個の入力端子の一つの入力端子とに関連付けられ、前
記の一つのマルチプレクサの一つの出力端子が、前記一
つの入力端子が受け取った入力ビットセットを送出する
必要があるか否かを示す制御信号を生成させるように構
成され、各論理セル（Ｃi,j）が、三つの入力端子（Ｃ
Ｂ、ＤＩＳＩ、ＥＮＩＪ）と二つの出力端子（ＣＳ、Ｄ
ＩＳＩ＋１）を備え、 第一の入力端子（ＣＢ）は、前記一つのマルチプレクサ
に関連する出力ビットセットを、Ｍ個の入力ビットセッ
ト（ＩＳ１，ＩＳ２，．．．，ＩＳＭ）の一つで置換す
る必要があるかどうかを示す信号を受け取るように構成
され、 第二の入力端子（ＤＩＳＩ）は、前記マルチプレクサと
は別のマルチプレクサの出力端子が、前記一つの入力端
子が受け取った前記入力ビットセットを送出する必要が
あることを示す信号を受け取るように構成され、 第三の入力端子（ＥＮＩＪ）は、前記一つのマルチプレ
クサの出力端子が、前記の入力端子とは別の入力端子が
受け取った入力ビットセットを送出する必要がないこと
を示す信号を受け取るように構成され、 第一の出力端子（ＣＳ）は、前記制御信号を送出するよ
うに構成され、 第二の出力端子（ＤＩＳＩ＋１）は、前記一つのマルチ
プレクサ、または前記別のマルチプレクサの前記出力端
子が、前記一つの入力端子が受け取った入力ビットセッ
トを送出することを示す信号を送出するように構成され
ている制御ユニット（ＣＴＲＬ）。
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