JPS6213681B2 - - Google Patents
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- JPS6213681B2 JPS6213681B2 JP55028286A JP2828680A JPS6213681B2 JP S6213681 B2 JPS6213681 B2 JP S6213681B2 JP 55028286 A JP55028286 A JP 55028286A JP 2828680 A JP2828680 A JP 2828680A JP S6213681 B2 JPS6213681 B2 JP S6213681B2
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- bits
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- 238000001514 detection method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 239000002131 composite material Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000003786 synthesis reaction Methods 0.000 description 3
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B11/00—Automatic controllers
- G05B11/01—Automatic controllers electric
- G05B11/26—Automatic controllers electric in which the output signal is a pulse-train
- G05B11/28—Automatic controllers electric in which the output signal is a pulse-train using pulse-height modulation; using pulse-width modulation
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Control Of Direct Current Motors (AREA)
- Manipulation Of Pulses (AREA)
- Feedback Control In General (AREA)
- Control Of Velocity Or Acceleration (AREA)
Description
【発明の詳細な説明】
この発明は、ビデオテープレコーダの回転ヘツ
ド用直流モータのデジタルサーボ装置等に用いら
れるパルス幅変調装置に関する。
ド用直流モータのデジタルサーボ装置等に用いら
れるパルス幅変調装置に関する。
ビデオテープレコーダの回転ヘツド用直流モー
タを制御するには、記録再生を行うビデオ信号の
垂直同期信号又はコントロールパルス（以下基準
信号と称す）と、モータの回転位相を検出する回
転検出パルスとの位相差を常に一定に制御する必
要がある。この制御ループは、従来アナログ信号
を扱い該直流モータを制御する方式であつたが、
最近は制御量を正確に得るとともに集積回路化し
やすい方式が要望されるため、デジタル信号を扱
い直流モータを制御する方式が考えられている。
第１図はそのデジタル信号を扱う部分を示すもの
で、１１はクリア端子に基準信号Ｓ１が入力され
る第１のカウンタ回路である。この第１のカウン
タ回路１１のカウント内容は、回転検出パルスＳ
２の入力タイミングでラツチ回路１２に記憶され
る。一方１３は第２のカウンタ回路であり、クロ
ツクパルスＣPをカウントし、一定の周期Ｔで循
還する。またこの第２のカウンタ回路１３は、そ
の周期Ｔに得られるパルスでフリツプフロツプ回
路１５をセツトする。さらにこの第２のカウンタ
回路１３のカウント内容は、順次デジタル比較回
路１４の一方の入力端に加えられている。このデ
ジタル比較回路１４の他方の入力端には、前記ラ
ツチ回路１２の内容も設定されている。そしてこ
のデジタル比較回路１４は両入力端のデータが一
致すると一致パルスを出力し、前記フリツプフロ
ツプ回路１５をリセツトする。
タを制御するには、記録再生を行うビデオ信号の
垂直同期信号又はコントロールパルス（以下基準
信号と称す）と、モータの回転位相を検出する回
転検出パルスとの位相差を常に一定に制御する必
要がある。この制御ループは、従来アナログ信号
を扱い該直流モータを制御する方式であつたが、
最近は制御量を正確に得るとともに集積回路化し
やすい方式が要望されるため、デジタル信号を扱
い直流モータを制御する方式が考えられている。
第１図はそのデジタル信号を扱う部分を示すもの
で、１１はクリア端子に基準信号Ｓ１が入力され
る第１のカウンタ回路である。この第１のカウン
タ回路１１のカウント内容は、回転検出パルスＳ
２の入力タイミングでラツチ回路１２に記憶され
る。一方１３は第２のカウンタ回路であり、クロ
ツクパルスＣPをカウントし、一定の周期Ｔで循
還する。またこの第２のカウンタ回路１３は、そ
の周期Ｔに得られるパルスでフリツプフロツプ回
路１５をセツトする。さらにこの第２のカウンタ
回路１３のカウント内容は、順次デジタル比較回
路１４の一方の入力端に加えられている。このデ
ジタル比較回路１４の他方の入力端には、前記ラ
ツチ回路１２の内容も設定されている。そしてこ
のデジタル比較回路１４は両入力端のデータが一
致すると一致パルスを出力し、前記フリツプフロ
ツプ回路１５をリセツトする。
上記の回路において、回転検出パルスがたとえ
ばモータの１回転につき１個得られるものとする
と、このパルスの直前の基準信号と該回転検出パ
ルスとの位相差は、ラツチ回路１２にラツチされ
るデータの内容であらわされる。一方カウンタ回
路１３は一定の周期Ｔでフリツプフロツプ回路１
５をセツトする。この周期Ｔの間で、デジタル比
較回路１４から一致パルスが得られると、フリツ
プフロツプ回路１５の出力は、周期Ｔのタイミン
グで立上り、リセツトのタイミングで立下るパル
ス幅変調された出力となる。パルスデユーテイ
は、前記一致パルスのタイミング、つまり基準信
号と回転検出パルスとの位相差に応じ可変され
る。このフリツプフロツプ回路１５の出力は、フ
イルタ構成によるデジタルアナログ変換回路１６
を介してモータドライブ回路に加えられる。した
がつて、モータの回転検出パルスと基準信号の位
相差が常に安定しておれば、デジタルアナログ変
換回路の直流出力は変動しない。
ばモータの１回転につき１個得られるものとする
と、このパルスの直前の基準信号と該回転検出パ
ルスとの位相差は、ラツチ回路１２にラツチされ
るデータの内容であらわされる。一方カウンタ回
路１３は一定の周期Ｔでフリツプフロツプ回路１
５をセツトする。この周期Ｔの間で、デジタル比
較回路１４から一致パルスが得られると、フリツ
プフロツプ回路１５の出力は、周期Ｔのタイミン
グで立上り、リセツトのタイミングで立下るパル
ス幅変調された出力となる。パルスデユーテイ
は、前記一致パルスのタイミング、つまり基準信
号と回転検出パルスとの位相差に応じ可変され
る。このフリツプフロツプ回路１５の出力は、フ
イルタ構成によるデジタルアナログ変換回路１６
を介してモータドライブ回路に加えられる。した
がつて、モータの回転検出パルスと基準信号の位
相差が常に安定しておれば、デジタルアナログ変
換回路の直流出力は変動しない。
上記のサーボループは、カウンタ回路のビツト
数を増やせば、それだけ、細かいステツプでパル
ス幅変調が行えるが、クロツクパルス周波数を一
定に保てば、パルス幅変調波の周期Ｔはさらに長
くなり、パルス幅変調波の周波数は低くなる。し
かしパルス幅変調波の周波数を低くすることは、
回転検出パルスによるサンプリング周期に充分追
従できなくなるので好ましくない。
数を増やせば、それだけ、細かいステツプでパル
ス幅変調が行えるが、クロツクパルス周波数を一
定に保てば、パルス幅変調波の周期Ｔはさらに長
くなり、パルス幅変調波の周波数は低くなる。し
かしパルス幅変調波の周波数を低くすることは、
回転検出パルスによるサンプリング周期に充分追
従できなくなるので好ましくない。
この発明は上記の事情に対処すべくなされたも
ので、クロツクパルスの周波数を大きくすること
なく細かいステツプのパルス幅変調が得られ、高
精度のモータ制御等を可能とし得るパルス幅変調
装置を提供することを目的とする。
ので、クロツクパルスの周波数を大きくすること
なく細かいステツプのパルス幅変調が得られ、高
精度のモータ制御等を可能とし得るパルス幅変調
装置を提供することを目的とする。
以下この発明の実施例を図面を参照して説明す
る。
る。
第２図において２１は、クロツクパルスＣPが
入力れる第１のカウンタ回路であり、クリア端子
には、基準信号Ｓ１が入力される。この第１のカ
ウンタ回路２１のカウントの内容は、ラツチ回路
２２に加えられる。このラツチ回路２２は、たと
えばモータの回転検出パルスＳ２が加えられる毎
に第１のカウンタ回路２１のカウントの内容を記
憶する。このラツチ回路２２は、第１メモリ部２
２ａと第２メモリ部２２ｂとを有し、第１メモリ
部２２ａにはカウンタ回路２１の下位ビツトを第
２メモリ部２２ｂには上位ビツトをそれぞれ記憶
する。第１、第２のメモリ部２２ａ，２２ｂの出
力は、第１、第２のデジタル比較回路２３ａ，２
３ｂの各一方の入力端にそれぞれ加えられる。こ
のデジタル比較回路２３ａ，２３ｂの各他方の入
力端には、第２のカウンタ回路２４のカウントの
内容がそれぞれ加えられる。次に前記デジタル比
較回路２３ａ，２３ｂの各一致パルス出力端は、
それぞれ第１、第２のフリツプフロツプ回路２５
ａ，２５ｂのリセツト端Ｒに接続されている。ま
た各第１、第２のフリツプフロツプ回路２５ａ，
２５ｂのセツト端Ｓには、第２のカウンタ回路２
４の特定の番地の出力端が接続されている。すな
わち、フリツプフロツプ回路２５ａのセツト端Ｓ
には、第２のカウンタ回路２４の最終段の出力が
加えられる。つまり第２のカウンタ回路２４はそ
のカウントの内容が計数できる最大値になると、
自動的に自己リセツトする。また第２のフリツプ
フロツプ回路２５ｂのセツト端Ｓには、第２のカ
ウンタ回路２４の下位数ビツトが最大値になつた
ときの出力が加えられる。この下位数ビツトは、
先のラツチ回路２２（カウンタ回路２１の上位数
ビツト）のビツト数と同じである。
入力れる第１のカウンタ回路であり、クリア端子
には、基準信号Ｓ１が入力される。この第１のカ
ウンタ回路２１のカウントの内容は、ラツチ回路
２２に加えられる。このラツチ回路２２は、たと
えばモータの回転検出パルスＳ２が加えられる毎
に第１のカウンタ回路２１のカウントの内容を記
憶する。このラツチ回路２２は、第１メモリ部２
２ａと第２メモリ部２２ｂとを有し、第１メモリ
部２２ａにはカウンタ回路２１の下位ビツトを第
２メモリ部２２ｂには上位ビツトをそれぞれ記憶
する。第１、第２のメモリ部２２ａ，２２ｂの出
力は、第１、第２のデジタル比較回路２３ａ，２
３ｂの各一方の入力端にそれぞれ加えられる。こ
のデジタル比較回路２３ａ，２３ｂの各他方の入
力端には、第２のカウンタ回路２４のカウントの
内容がそれぞれ加えられる。次に前記デジタル比
較回路２３ａ，２３ｂの各一致パルス出力端は、
それぞれ第１、第２のフリツプフロツプ回路２５
ａ，２５ｂのリセツト端Ｒに接続されている。ま
た各第１、第２のフリツプフロツプ回路２５ａ，
２５ｂのセツト端Ｓには、第２のカウンタ回路２
４の特定の番地の出力端が接続されている。すな
わち、フリツプフロツプ回路２５ａのセツト端Ｓ
には、第２のカウンタ回路２４の最終段の出力が
加えられる。つまり第２のカウンタ回路２４はそ
のカウントの内容が計数できる最大値になると、
自動的に自己リセツトする。また第２のフリツプ
フロツプ回路２５ｂのセツト端Ｓには、第２のカ
ウンタ回路２４の下位数ビツトが最大値になつた
ときの出力が加えられる。この下位数ビツトは、
先のラツチ回路２２（カウンタ回路２１の上位数
ビツト）のビツト数と同じである。
次に前記フリツプフロツプ回路２５ａ，２５ｂ
の出力端は、それぞれ抵抗２６，２７を介したの
ち共通接続され、出力端２８に接続される。
の出力端は、それぞれ抵抗２６，２７を介したの
ち共通接続され、出力端２８に接続される。
この発明の一実施例は上記の如く構成されるも
ので、基本的な動作は第１図の場合と同様である
が、この装置は、フリツプフロツプ回路２５ａ，
２５ｂからそれぞれ周期の異なるパルス幅変調波
を出力する。今、ラツチ回路２２の各メモリ部２
２ａ，２２ｂをそれぞれ８ビツト、４ビツトす
る。またカウンタ回路２４のビツト数を８ビツト
とする。そして、カウンタ回路２１のクリア端子
には基準信号、ラツチ回路２２のラツチパルス端
子には、直流モータの回転検出パルスが加わるも
のとする。基準信号がカウンタ回路２１に入力し
てクロツクパルスのカウントを行つているとき
に、回転検出パルスがラツチ回路２２に入力する
と、そのときのカウント内容がラツチ回路２２に
保持される。つまり、両信号の位相差情報が２進
数に変換されたデータとなる。ここで、ラツチ回
路２２の下位８ビツトとカウンタ回路２４のカウ
ント内容とは、デジタル比較回路２３ａにおいて
比較される。そして、デジタル比較回路２３ａに
おいて、両入力のデータが一致すると一致パルス
が得られ、フリツプフロツプ回路２５ａがリセツ
トされる。またこのフリツプフロツプ回路２５ａ
はカウンタ回路２４の全８ビツトのオール“１”
（オール“０”でもよい）によつてセツトされ
る。これによつて、フリツプフロツプ回路２５ａ
の出力端には、第１の周期T1のパルス幅変調波
が得られ、そのパルスデユーテイは、ラツチ回路
２２のメモリ部２２ａの内容に応じたデユーテイ
となる。
ので、基本的な動作は第１図の場合と同様である
が、この装置は、フリツプフロツプ回路２５ａ，
２５ｂからそれぞれ周期の異なるパルス幅変調波
を出力する。今、ラツチ回路２２の各メモリ部２
２ａ，２２ｂをそれぞれ８ビツト、４ビツトす
る。またカウンタ回路２４のビツト数を８ビツト
とする。そして、カウンタ回路２１のクリア端子
には基準信号、ラツチ回路２２のラツチパルス端
子には、直流モータの回転検出パルスが加わるも
のとする。基準信号がカウンタ回路２１に入力し
てクロツクパルスのカウントを行つているとき
に、回転検出パルスがラツチ回路２２に入力する
と、そのときのカウント内容がラツチ回路２２に
保持される。つまり、両信号の位相差情報が２進
数に変換されたデータとなる。ここで、ラツチ回
路２２の下位８ビツトとカウンタ回路２４のカウ
ント内容とは、デジタル比較回路２３ａにおいて
比較される。そして、デジタル比較回路２３ａに
おいて、両入力のデータが一致すると一致パルス
が得られ、フリツプフロツプ回路２５ａがリセツ
トされる。またこのフリツプフロツプ回路２５ａ
はカウンタ回路２４の全８ビツトのオール“１”
（オール“０”でもよい）によつてセツトされ
る。これによつて、フリツプフロツプ回路２５ａ
の出力端には、第１の周期T1のパルス幅変調波
が得られ、そのパルスデユーテイは、ラツチ回路
２２のメモリ部２２ａの内容に応じたデユーテイ
となる。
一方、前記第２のカウンタ回路２４の下位４ビ
ツトのカウント内容は、デジタル比較器２３ｂの
一方の入力端に加えられ、ラツチ回路２２で上位
４ビツトを記憶しているメモリ部２２ｂの内容と
比較される。このデジタル比較器２３ｂにおいて
一致パルスが得られるとフリツプフロツプ回路２
５ｂがリセツトされる。またこのフリツプフロツ
プ回路２５ｂは、前記カウンタ回路２４の下位４
ビツトのオール“１”（オール“０”でもよい）
でセツトされる。これによつてフリツプフロツプ
回路２５ｂの出力端には、第２の周期T2のパル
ス幅変調波が得られる。
ツトのカウント内容は、デジタル比較器２３ｂの
一方の入力端に加えられ、ラツチ回路２２で上位
４ビツトを記憶しているメモリ部２２ｂの内容と
比較される。このデジタル比較器２３ｂにおいて
一致パルスが得られるとフリツプフロツプ回路２
５ｂがリセツトされる。またこのフリツプフロツ
プ回路２５ｂは、前記カウンタ回路２４の下位４
ビツトのオール“１”（オール“０”でもよい）
でセツトされる。これによつてフリツプフロツプ
回路２５ｂの出力端には、第２の周期T2のパル
ス幅変調波が得られる。
このように得られた各パルス幅変調波は、抵抗
をそれぞれ介して合成されて出力される。上記の
ように動作するフリツプフロツプ回路２５ａ，２
５ｂの動作周期をみると、フリツプフロツプ回路
２５ａの周期T1は８ビツトによる循環周期で得
られる。またフリツプフロツプ回路２５ｂの方
は、ラツチ回路２２の上位４ビツトのデータが比
較対称とされるために、４ビツトによる循環周期
となる。このように、フリツプフロツプ回路２５
ａの出力波形の１周期に、フリツプフロツプ回路
２５ｂの出力波の複数周期が得られる。
をそれぞれ介して合成されて出力される。上記の
ように動作するフリツプフロツプ回路２５ａ，２
５ｂの動作周期をみると、フリツプフロツプ回路
２５ａの周期T1は８ビツトによる循環周期で得
られる。またフリツプフロツプ回路２５ｂの方
は、ラツチ回路２２の上位４ビツトのデータが比
較対称とされるために、４ビツトによる循環周期
となる。このように、フリツプフロツプ回路２５
ａの出力波形の１周期に、フリツプフロツプ回路
２５ｂの出力波の複数周期が得られる。
第４図、第５図は、パルスデユーテイが可変さ
れる状態を示す図である。フリツプフロツプ回路
２５ｂの出力パルスは、周期がT2である。今、
第４図ｄに示すようにパルス幅がＷ１であるとす
る。これに対してフリツプフロツプ回路２５ａの
出力パルスは、周期がＴ１であり、周期T1の１
周期において複数周期T2がある。今、ラツチ回
路２２のラツチタイミングがずれてきてパルスデ
ユーテイが可変されるものとすると、ラツチ回路
２２の下位ビツトが変化してくる。このため第４
図ａ，ｂ，ｃに示すようにフリツプフロツプ回路
２５ａの出力パルスのパルスデユーテイが可変さ
れる。そして下位ビツトが１サイクルして、桁送
りされた状態になると、フリツプフロツプ回路２
５ｂのリセツトタイミングがずれてくる。したが
つて、たとえば第５図ｄに示すように、フリツプ
フロツプ回路２５ｂの出力パルスのパルスデユー
テイはパルス幅（Ｗ１＋Ｗ２）になる。ここで更
にラツチタイミングがずれてくると、第５図ａ，
ｂ，ｃに示すようにフリツプフロツプ回路２５ａ
の出力パルスのデユーテイも可変されてくる。こ
のように、このパルス幅変調方法によると、周期
T1の連続パルスのパルス幅を可変するステツプ
毎に、周期T2の連続パルスのパルス幅を可変し
て微細ステツプで可変することができる。ここで
各フリツプフロツプ回路２５ａ，２５ｂの出力パ
ルスデユーテイを可変していつた場合の出力平均
電圧は、第６図ａ，ｂに示すようにあらわすこと
ができる。第６図ａはフリツプフロツプ回路２５
ａの出力平均電圧、第６図ｂはフリツプフロツプ
回路２５ｂの出力平均電圧であり、合成出力は第
６図ｃに示すようになる。ここで、出力平均電圧
の変化部を拡大して第７図に示して説明する。つ
まり、フリツプフロツプ回路２５ｂの出力平均電
圧に対して、フリツプフロツプ回路２５ａの出力
平均電圧の変化が重畳される。フリツプフロツプ
回路２５ｂ出力平均電圧の変化曲線をＡとする。
ここでフリツプフロツプ回路２５ａの出力電圧の
変化曲線がＢ如くなれば、合成した出力平均電圧
の変化は、直線性が良好となる。この出力平均電
圧変化の割合（傾斜）が小さいと図の曲線Ｃの如
くなり、大きいと図の曲線Ｄの如くなり、合成電
圧の直線性が悪化する。この直線性の改善は、パ
ルスレベルの合成比を調整することによつて可能
であり、そのためにパルス合成部に抵抗２６，２
７を設けるものである。
れる状態を示す図である。フリツプフロツプ回路
２５ｂの出力パルスは、周期がT2である。今、
第４図ｄに示すようにパルス幅がＷ１であるとす
る。これに対してフリツプフロツプ回路２５ａの
出力パルスは、周期がＴ１であり、周期T1の１
周期において複数周期T2がある。今、ラツチ回
路２２のラツチタイミングがずれてきてパルスデ
ユーテイが可変されるものとすると、ラツチ回路
２２の下位ビツトが変化してくる。このため第４
図ａ，ｂ，ｃに示すようにフリツプフロツプ回路
２５ａの出力パルスのパルスデユーテイが可変さ
れる。そして下位ビツトが１サイクルして、桁送
りされた状態になると、フリツプフロツプ回路２
５ｂのリセツトタイミングがずれてくる。したが
つて、たとえば第５図ｄに示すように、フリツプ
フロツプ回路２５ｂの出力パルスのパルスデユー
テイはパルス幅（Ｗ１＋Ｗ２）になる。ここで更
にラツチタイミングがずれてくると、第５図ａ，
ｂ，ｃに示すようにフリツプフロツプ回路２５ａ
の出力パルスのデユーテイも可変されてくる。こ
のように、このパルス幅変調方法によると、周期
T1の連続パルスのパルス幅を可変するステツプ
毎に、周期T2の連続パルスのパルス幅を可変し
て微細ステツプで可変することができる。ここで
各フリツプフロツプ回路２５ａ，２５ｂの出力パ
ルスデユーテイを可変していつた場合の出力平均
電圧は、第６図ａ，ｂに示すようにあらわすこと
ができる。第６図ａはフリツプフロツプ回路２５
ａの出力平均電圧、第６図ｂはフリツプフロツプ
回路２５ｂの出力平均電圧であり、合成出力は第
６図ｃに示すようになる。ここで、出力平均電圧
の変化部を拡大して第７図に示して説明する。つ
まり、フリツプフロツプ回路２５ｂの出力平均電
圧に対して、フリツプフロツプ回路２５ａの出力
平均電圧の変化が重畳される。フリツプフロツプ
回路２５ｂ出力平均電圧の変化曲線をＡとする。
ここでフリツプフロツプ回路２５ａの出力電圧の
変化曲線がＢ如くなれば、合成した出力平均電圧
の変化は、直線性が良好となる。この出力平均電
圧変化の割合（傾斜）が小さいと図の曲線Ｃの如
くなり、大きいと図の曲線Ｄの如くなり、合成電
圧の直線性が悪化する。この直線性の改善は、パ
ルスレベルの合成比を調整することによつて可能
であり、そのためにパルス合成部に抵抗２６，２
７を設けるものである。
このようにこの発明は、少ないビツト数のカウ
ンタを用いて細かいステツプの出力平均電圧の変
化が得られ、制御対象となる機器を円滑に微調制
御することができる。
ンタを用いて細かいステツプの出力平均電圧の変
化が得られ、制御対象となる機器を円滑に微調制
御することができる。
ところで、上記したような回路を集積回路化し
た場合は、前述の抵抗２６，２７の素子の精度が
問題になることがある。この発明においては、こ
の点にも着目して、合成平均電圧の直線性を良く
しようとするものである。たとえば、第２図の回
路でメモリ部２２ｂを４ビツトとすると、 R1：R2＝２×24：１＝32：１ （但し、R1は抵抗２６、R2は抵抗２７） に設定することによつて第７図の曲線Ａの１段階
の傾斜に曲線Ｂを設定し、合成平均電圧の直線性
を得ることができる。今、この抵抗比に誤差があ
ると、合成平均出力電圧に不連続点が生じること
は先にも述べた通りである。現在の集積回路化技
術においては、抵抗比の精度は略±２％である。
したがつて、第７図の曲線Ａの１段階に対して±
２％の傾斜誤差となるので、メモリ部２２ａをデ
ジタルアナログ変換する情報を５ビツト（1/31≒
３％）以上とつても意味がないことになる。つま
り、第７図の曲線Ｂの傾斜を±２％分調整しても
充分な効果が発揮できない。
た場合は、前述の抵抗２６，２７の素子の精度が
問題になることがある。この発明においては、こ
の点にも着目して、合成平均電圧の直線性を良く
しようとするものである。たとえば、第２図の回
路でメモリ部２２ｂを４ビツトとすると、 R1：R2＝２×24：１＝32：１ （但し、R1は抵抗２６、R2は抵抗２７） に設定することによつて第７図の曲線Ａの１段階
の傾斜に曲線Ｂを設定し、合成平均電圧の直線性
を得ることができる。今、この抵抗比に誤差があ
ると、合成平均出力電圧に不連続点が生じること
は先にも述べた通りである。現在の集積回路化技
術においては、抵抗比の精度は略±２％である。
したがつて、第７図の曲線Ａの１段階に対して±
２％の傾斜誤差となるので、メモリ部２２ａをデ
ジタルアナログ変換する情報を５ビツト（1/31≒
３％）以上とつても意味がないことになる。つま
り、第７図の曲線Ｂの傾斜を±２％分調整しても
充分な効果が発揮できない。
そこで、例えばメモリ部２２ａ側の系を４ビツ
ト、メモリ部２２ｂ側の系を８ビツトにすると、 R1：R2＝２×88：１＝512：１ となる。これでは、抵抗２６の値が大きくなりす
ぎるので、この場合は、第３図に示すように２段
階以上の減衰回路網を組むことによつて、各抵抗
の値はそれ程大きくなく、集積回路化が容易とな
る。すなわち、フリツプフロツプ回路２５ａの出
力端に抵抗３１，３２，３３，３４を有する回路
網を接続するものである。これらの抵抗による合
成出力を集積回路の出力とすることによつて、ピ
ン数を増やすことなく、高精度のパルスデユーテ
イ可変出力を得ることができる。
ト、メモリ部２２ｂ側の系を８ビツトにすると、 R1：R2＝２×88：１＝512：１ となる。これでは、抵抗２６の値が大きくなりす
ぎるので、この場合は、第３図に示すように２段
階以上の減衰回路網を組むことによつて、各抵抗
の値はそれ程大きくなく、集積回路化が容易とな
る。すなわち、フリツプフロツプ回路２５ａの出
力端に抵抗３１，３２，３３，３４を有する回路
網を接続するものである。これらの抵抗による合
成出力を集積回路の出力とすることによつて、ピ
ン数を増やすことなく、高精度のパルスデユーテ
イ可変出力を得ることができる。
上記したようにこの発明は、クロツク周波数を
増大することなく、パルス幅変調波のキヤリア周
波数を増大させて、精度の高いデユテイ変化を
得、しかも、端子数の増大なく集積回路化に適し
たパルス幅変調装置を提供することができる。
増大することなく、パルス幅変調波のキヤリア周
波数を増大させて、精度の高いデユテイ変化を
得、しかも、端子数の増大なく集積回路化に適し
たパルス幅変調装置を提供することができる。
第１図は従来考えられたパルス幅変調装置の構
成説明図、第２図はこの発明の一実施例を示す構
成説明図、第３図は、第２図のパルス合成部の他
の例を示す回路図、第４図ａ〜ｄ、第５図ａ〜ｄ
はこの発明装置の動作波形図、第６図ａ〜ｃ、第
７図はこの発明装置の特性を説明するのに示した
出力平均電圧特性図である。 ２１……第２のカウンタ回路、２２……ラツチ
回路、２３ａ，２３ｂ……第１、第２のデジタル
比較回路、２４……カウンタ回路、２５ａ，２５
ｂ……第１、第２のフリツプフロツプ回路、２
６，２７……抵抗。
成説明図、第２図はこの発明の一実施例を示す構
成説明図、第３図は、第２図のパルス合成部の他
の例を示す回路図、第４図ａ〜ｄ、第５図ａ〜ｄ
はこの発明装置の動作波形図、第６図ａ〜ｃ、第
７図はこの発明装置の特性を説明するのに示した
出力平均電圧特性図である。 ２１……第２のカウンタ回路、２２……ラツチ
回路、２３ａ，２３ｂ……第１、第２のデジタル
比較回路、２４……カウンタ回路、２５ａ，２５
ｂ……第１、第２のフリツプフロツプ回路、２
６，２７……抵抗。
Claims (1)
- １ 異なる第１、第２の信号の位相情報が２進数
に変換されたものを記憶するラツチ回路と、この
ラツチ回路の下位ビツト側と上位ビツト側とがそ
れぞれの一方の入力端に設定される第１、第２の
デジタル比較回路と、この第１、第２のデジタル
比較回路の各他方の入力端にクロツクパルスのカ
ウント内容をあらわすデータを設定する共通のカ
ウンタ回路と、このカウンタ回路の所定のカウン
ト値において得られるパルスがそれぞれセツト又
はリセツト端に加えられ、前記第１、第２のデジ
タル比較回路の比較結果による一致パルスがそれ
ぞれリセツト又はセツト端に加えられることによ
り各出力端に第１、第２のパルス幅変調波を出力
する第１、第２のフリツプフロツプ回路と、この
第１、第２のフリツプフロツプ回路の各出力を所
定の比率で合成する抵抗回路とを具備したことを
特徴とするパルス幅変調装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2828680A JPS56124905A (en) | 1980-03-06 | 1980-03-06 | Pulse width modulating equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2828680A JPS56124905A (en) | 1980-03-06 | 1980-03-06 | Pulse width modulating equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56124905A JPS56124905A (en) | 1981-09-30 |
| JPS6213681B2 true JPS6213681B2 (ja) | 1987-03-28 |
Family
ID=12244357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2828680A Granted JPS56124905A (en) | 1980-03-06 | 1980-03-06 | Pulse width modulating equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56124905A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20240028057A (ko) * | 2022-08-24 | 2024-03-05 | 김기영 | 식물 재배 시스템을 이용한 작물 판매 서비스 제공 시스템 및 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4573681B2 (ja) * | 2005-03-29 | 2010-11-04 | 株式会社リコー | スイッチングレギュレータを用いる半導体装置およびスイッチングレギュレータの制御方法 |
-
1980
- 1980-03-06 JP JP2828680A patent/JPS56124905A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20240028057A (ko) * | 2022-08-24 | 2024-03-05 | 김기영 | 식물 재배 시스템을 이용한 작물 판매 서비스 제공 시스템 및 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56124905A (en) | 1981-09-30 |
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