JPS62198225A - Ｄａコンバ−タ - Google Patents
Ｄａコンバ−タInfo
- Publication number
- JPS62198225A JPS62198225A JP4100286A JP4100286A JPS62198225A JP S62198225 A JPS62198225 A JP S62198225A JP 4100286 A JP4100286 A JP 4100286A JP 4100286 A JP4100286 A JP 4100286A JP S62198225 A JPS62198225 A JP S62198225A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- pulse
- bit
- conversion circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000006243 chemical reaction Methods 0.000 abstract description 33
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 206010029216 Nervousness Diseases 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ） 産業上の利用分野
本発明はディジタルデータをパルス幅変調するＤＡコン
バータの改良に関する。
バータの改良に関する。
（ロ）従来の技術
ＤＡ変換回路には、パルス幅変調方式と抵抗ラダ一方式
とがあるが、ＩＣ等の集積回路内ではパルス幅変調方式
の方が構成が簡単であり、而も高い精度が期待出来ると
云う利点もある。
とがあるが、ＩＣ等の集積回路内ではパルス幅変調方式
の方が構成が簡単であり、而も高い精度が期待出来ると
云う利点もある。
このパルス幅変調方式のＤＡ変換方式に付いては例えば
特公昭５ｇ−２７００９号公報や昭和６０年８１１１日
付で三洋電機株式会社より発行きれた“三洋電機技報゛
′第１７巻第２号の第４５〜５０頁にも開示されている
周知技術である。
特公昭５ｇ−２７００９号公報や昭和６０年８１１１日
付で三洋電機株式会社より発行きれた“三洋電機技報゛
′第１７巻第２号の第４５〜５０頁にも開示されている
周知技術である。
これらのパルス幅変調方式は、所定ビット数のディジタ
ルデータをラッチして対応するパルス幅変調波を形成し
ている。
ルデータをラッチして対応するパルス幅変調波を形成し
ている。
（ハ〉 発明が解決しようとする問題点しかし、上述す
るＤＡ変換回路では、所定ビット数以上のディジタルデ
ータを入力しようとする場合、２組のＤＡ変換回路出力
をＩＣ外部に於て所定の抵抗比で加算しなければならず
構成が複雑になった。
るＤＡ変換回路では、所定ビット数以上のディジタルデ
ータを入力しようとする場合、２組のＤＡ変換回路出力
をＩＣ外部に於て所定の抵抗比で加算しなければならず
構成が複雑になった。
そこで、予め予想きれる最大ビット数のＡＤ変換回路を
用いてビット数の興なるディジタルデータをＤＡ変換す
ることも考えられるが、本来のパルス周期に比しパルス
周期が長くなり、ＩＣ外部に形１ｆｆｌするローパスフ
ィルタの時定数を変更しなければならない、しかし、モ
ータ等のサーボ回路に於て、時定数を変更するとサーボ
回路の動作が不安定になる。
用いてビット数の興なるディジタルデータをＤＡ変換す
ることも考えられるが、本来のパルス周期に比しパルス
周期が長くなり、ＩＣ外部に形１ｆｆｌするローパスフ
ィルタの時定数を変更しなければならない、しかし、モ
ータ等のサーボ回路に於て、時定数を変更するとサーボ
回路の動作が不安定になる。
例えば、３６０Ｈｚ周期でサンプリングされる８ｂｉｔ
の速度制御データに基づいて速度制御を為す場合、カラ
ーサブキャリア周期のクロックを用いて１０ｂｉｔのＤ
Ａ変換回路を駆動するとそのパルスｍ ｉ ｉ 出力（
７） ｍ 期ｔｔ、３．５８Ｘ １０６／ ２ ”’−
３，５０８１０’Ｈｚとなる。一般に、パルス幅変調出
力を平滑スルローパスフィルタのカットオフ周波数は、
パルス周期の１／２０１ｉ！度に設定する必要があり、
３．５ＫＨｚの２０分の１は１７５Ｈ２となる。サーボ
回路に於て安定な制御特性を確保ｒるためには、カット
オフ周波数をサンプリング周波数（３５０Ｈ２）以上に
設定しなければならず、カットオフ周波数が１７５Ｈｚ
に設定されるとサーボ系は不安定になる。上述する不都
合を解消するためには、クロγり周波数をカラーサブキ
ャリアの４．ａ倍とすれば良いことになるが、ＤＡ変換
回路は１４ＭＨｚを越すクロックに追従出来ない。
の速度制御データに基づいて速度制御を為す場合、カラ
ーサブキャリア周期のクロックを用いて１０ｂｉｔのＤ
Ａ変換回路を駆動するとそのパルスｍ ｉ ｉ 出力（
７） ｍ 期ｔｔ、３．５８Ｘ １０６／ ２ ”’−
３，５０８１０’Ｈｚとなる。一般に、パルス幅変調出
力を平滑スルローパスフィルタのカットオフ周波数は、
パルス周期の１／２０１ｉ！度に設定する必要があり、
３．５ＫＨｚの２０分の１は１７５Ｈ２となる。サーボ
回路に於て安定な制御特性を確保ｒるためには、カット
オフ周波数をサンプリング周波数（３５０Ｈ２）以上に
設定しなければならず、カットオフ周波数が１７５Ｈｚ
に設定されるとサーボ系は不安定になる。上述する不都
合を解消するためには、クロγり周波数をカラーサブキ
ャリアの４．ａ倍とすれば良いことになるが、ＤＡ変換
回路は１４ＭＨｚを越すクロックに追従出来ない。
（ニ）問題点を解決するための手段
そこで、本発明は、ｎ ｂｉｔのＤＡ変換回路をｍ（＜
ｎ）ｂｉｔのＤＡ変換回路としても機能し得る様に、
ディジタルデータを２ツチするｎ ｂｉｔのラッチ回路
と、ラッチ出力をプリセットパルスによりプリセットし
クロックを計数するｎ ｂｉｔのｔ４１カウンタと、前
記クロックをカウントアツプするｎｂｉｔの第２カウン
タと、前記第１カウンタの１１ ｂｉｔカウントアツプ
出力とｍｂｉｔカウントアツプ出力を選択入力としてセ
ットパルスを導出する第１Ｒ択回路と、前記第２カウン
タのｎ ｂａｔカウントアツプ出力とｍｂｉｔカウント
アツプ出力とを選択入力とし前記第１選択回路に連動し
てブリセントパルスを導出する第２選択回路と、前記セ
ット・パルスと前記プリセットパルスとをヒツト端子と
リセット端子に入力するフリップフロップとを設けるこ
とを特徴とする。
ｎ）ｂｉｔのＤＡ変換回路としても機能し得る様に、
ディジタルデータを２ツチするｎ ｂｉｔのラッチ回路
と、ラッチ出力をプリセットパルスによりプリセットし
クロックを計数するｎ ｂｉｔのｔ４１カウンタと、前
記クロックをカウントアツプするｎｂｉｔの第２カウン
タと、前記第１カウンタの１１ ｂｉｔカウントアツプ
出力とｍｂｉｔカウントアツプ出力を選択入力としてセ
ットパルスを導出する第１Ｒ択回路と、前記第２カウン
タのｎ ｂａｔカウントアツプ出力とｍｂｉｔカウント
アツプ出力とを選択入力とし前記第１選択回路に連動し
てブリセントパルスを導出する第２選択回路と、前記セ
ット・パルスと前記プリセットパルスとをヒツト端子と
リセット端子に入力するフリップフロップとを設けるこ
とを特徴とする。
（ホ）作用
よって、本発明によれば再選択回路がｍ ｂ ｉ を側
を選択すると、フリッププロップはｍｂｉｔオーバフロ
ー出力に同期して作動し、ｎ ｂｉｔ側を選択するとｎ
ｂｉｔオーバフロー出力に同期して作動することにな
り、データのｂｉｔ数に合わせて正確で而も可能な限り
周期の短いパルス幅変調出力が形成されることになる。
を選択すると、フリッププロップはｍｂｉｔオーバフロ
ー出力に同期して作動し、ｎ ｂｉｔ側を選択するとｎ
ｂｉｔオーバフロー出力に同期して作動することにな
り、データのｂｉｔ数に合わせて正確で而も可能な限り
周期の短いパルス幅変調出力が形成されることになる。
くべ） 実施例
以下、本発明を図示せる一実施例に従い説明する。第１
図は、１０ｂｉｔと８ ｂｉｔに切換可能にしたＤＡ変
換回路を示している。本実施例のＤＡ変換回路は、選択
制御出力がローレベルのとき１０ｂｉｔＤＡ変換回路と
して機能し、ハイＬ・ベルのとき８ｂｉｔＤＡ変換回路
として機能することを特徴とする。まずＬＯｂｉｔのデ
ィジタルデータが３０Ｈｚ相当の周期で入力されると、
データラッチ回路（１）は入力される１０ｂｉｔのデー
タを高い周波数のラッチパルスによってラッチする。ラ
ッチデータは、３．５Ｋ Ｈｚ（＝ ｆ’ ｓｃ／ １
０２４）のプリセットパル、ｙ、（ＰＰ）によってラッ
チする。プリセットカウンタ（２）にプリセットされる
。プリセット後、前記プリセットカウンタ（２）は、セ
ットパルス（ＳＰ）を導出すべく色副搬送波相当周波数
ｆｓｃ（中３．５８ＭＨｚ）のクロックを計数する。一
方、 １０ｂｉｔのフリーランカウンタ（第２カウンタ
）（３）はプリセットパルス（ＰＰ）を導出すべくクロ
ックを形成する。ブリセラ！・カウンタ（２）の第８ｂ
ｉｔＦＪと第１０ｂｉｔ目のカウントアツプ出力は第１
選択回ｍ（５）に入力される。また、フリーランカウン
タ（３）の８ｂｉｔ目と１０ｂｉｔ目のカウントアツプ
出力は第２選択回路（６）に入力きれる。再選択回路（
１５）（６）はローレベルの選択制御出力を受けて１０
ｂｉｔ目のカウントアツプ出力をそれぞれセットパルス
（ＳＰ）とプリセットパルス（Ｆ’Ｆ’）として入力し
ている。フワッブフロップ（４）は、セットパルス（Ｓ
Ｐ）によってセットされ、固定周期のプリセットパルス
（ＰＰ）によってリセットされる。従ってフリップフロ
ップ出力は、プリセット値が２１０（−１０２４）にカ
ウントアツプされる迄の期間ローレベルを保持すること
になり、逆にプリセット値に相当する期間ハイレベルと
なる。このフリップフロップ出力が、３．４８ＫＨｚの
パルス幅変調出力として導出される。尚、このパルス幅
変調出力はプリセット周波数の１７２０の周波数（”、
１７５Ｈｚ＞をカットオ）周波数とするローパスフィ
ルタの図示省略に入力され、平滑されアナログ出力に変
換される。
図は、１０ｂｉｔと８ ｂｉｔに切換可能にしたＤＡ変
換回路を示している。本実施例のＤＡ変換回路は、選択
制御出力がローレベルのとき１０ｂｉｔＤＡ変換回路と
して機能し、ハイＬ・ベルのとき８ｂｉｔＤＡ変換回路
として機能することを特徴とする。まずＬＯｂｉｔのデ
ィジタルデータが３０Ｈｚ相当の周期で入力されると、
データラッチ回路（１）は入力される１０ｂｉｔのデー
タを高い周波数のラッチパルスによってラッチする。ラ
ッチデータは、３．５Ｋ Ｈｚ（＝ ｆ’ ｓｃ／ １
０２４）のプリセットパル、ｙ、（ＰＰ）によってラッ
チする。プリセットカウンタ（２）にプリセットされる
。プリセット後、前記プリセットカウンタ（２）は、セ
ットパルス（ＳＰ）を導出すべく色副搬送波相当周波数
ｆｓｃ（中３．５８ＭＨｚ）のクロックを計数する。一
方、 １０ｂｉｔのフリーランカウンタ（第２カウンタ
）（３）はプリセットパルス（ＰＰ）を導出すべくクロ
ックを形成する。ブリセラ！・カウンタ（２）の第８ｂ
ｉｔＦＪと第１０ｂｉｔ目のカウントアツプ出力は第１
選択回ｍ（５）に入力される。また、フリーランカウン
タ（３）の８ｂｉｔ目と１０ｂｉｔ目のカウントアツプ
出力は第２選択回路（６）に入力きれる。再選択回路（
１５）（６）はローレベルの選択制御出力を受けて１０
ｂｉｔ目のカウントアツプ出力をそれぞれセットパルス
（ＳＰ）とプリセットパルス（Ｆ’Ｆ’）として入力し
ている。フワッブフロップ（４）は、セットパルス（Ｓ
Ｐ）によってセットされ、固定周期のプリセットパルス
（ＰＰ）によってリセットされる。従ってフリップフロ
ップ出力は、プリセット値が２１０（−１０２４）にカ
ウントアツプされる迄の期間ローレベルを保持すること
になり、逆にプリセット値に相当する期間ハイレベルと
なる。このフリップフロップ出力が、３．４８ＫＨｚの
パルス幅変調出力として導出される。尚、このパルス幅
変調出力はプリセット周波数の１７２０の周波数（”、
１７５Ｈｚ＞をカットオ）周波数とするローパスフィ
ルタの図示省略に入力され、平滑されアナログ出力に変
換される。
一方、３６０Ｈｚで変化する８ ｂｉｔのディジタルデ
ータが前記データラッチ回路（１）に入力きれると、高
い周波数のデータがラッチパルスによって下位８ ｂｉ
ｔ分のディジタルデータがラッチきれる。このラップデ
ータは、Ｌ３．９８Ｋ Ｈｚ（−ｆ’ ｓｃ／２５６）
周期のプリセットパルスにより前記プリセットカウンタ
（２）にプリセットされる。プリセット後、前記プリセ
ットカウンタ（２）はクロックを計数し８ ｂｉｔ目の
カウントアツプ出力が発せられる。ハイレベルの選択制
御出力を入力する前記第１選択回路（５）は、この８
ｂｉｔ目のカウントアツプ出力をセットパルスとして前
記フリップフロップ（４）のセット入力としている。ま
た、前記＠２選択回路（６）もハイレベルの選択制御出
力を入力して前記フリーランカウンタ（３）の８ ｂｉ
ｔ目のカウントアツプ出力をプリセットパルス（ＰＰ）
として選択しており、前記フリップフロップ（４）はこ
のプリセットパルス（ＰＰ）をリセット入力としている
。従ってフリップフロップ出力は１３．９８ＫＨｚのパ
ルス幅変調出力として導出される。
ータが前記データラッチ回路（１）に入力きれると、高
い周波数のデータがラッチパルスによって下位８ ｂｉ
ｔ分のディジタルデータがラッチきれる。このラップデ
ータは、Ｌ３．９８Ｋ Ｈｚ（−ｆ’ ｓｃ／２５６）
周期のプリセットパルスにより前記プリセットカウンタ
（２）にプリセットされる。プリセット後、前記プリセ
ットカウンタ（２）はクロックを計数し８ ｂｉｔ目の
カウントアツプ出力が発せられる。ハイレベルの選択制
御出力を入力する前記第１選択回路（５）は、この８
ｂｉｔ目のカウントアツプ出力をセットパルスとして前
記フリップフロップ（４）のセット入力としている。ま
た、前記＠２選択回路（６）もハイレベルの選択制御出
力を入力して前記フリーランカウンタ（３）の８ ｂｉ
ｔ目のカウントアツプ出力をプリセットパルス（ＰＰ）
として選択しており、前記フリップフロップ（４）はこ
のプリセットパルス（ＰＰ）をリセット入力としている
。従ってフリップフロップ出力は１３．９８ＫＨｚのパ
ルス幅変調出力として導出される。
上述する本実施例のＤＡ変換回路は１、同−ＩＣ内に４
個形成されてビデオテープレコーダのへラドサーボ回路
とキャプスタンサーボ回路の一部を構成している。第２
図は、このサーボ回路の記録モードに於ける回路ブロッ
ク図を示す、このサーボ回路は、ヘッドの回転位相を制
御するためへラドモータより得られる約３６０ Ｈｚの
ヘッドＦＧ信号をヘッド速度制御回路（７）に入力して
８ ｂｉｔの速度制御データを形成しヘッドモータより
得られる３０ＨｚのヘッドＰＧ信号と垂直同期信号のに
分間出力をキャプスタン位相制御回路〈１０）に入力し
て１０ｂｉｔの位相制御データを形成している。更に、
ナーボ回路は回転位相を制御するためキャプスタンモー
タより得られる３６０ Ｈｚのキ〜ブスタンＦＧ信号を
キャプスタン速度制御回路（９）に入力して８ ｂｉｔ
の速度制御データを形成し、３０ＨｚのキャブスクンＰ
Ｇ信号と垂直同期１ｇ号のに分間出力をキャプスタン位
相制御回路（１０〉に入力して１０ｂｉｔの位相制御デ
ータを形成している。
個形成されてビデオテープレコーダのへラドサーボ回路
とキャプスタンサーボ回路の一部を構成している。第２
図は、このサーボ回路の記録モードに於ける回路ブロッ
ク図を示す、このサーボ回路は、ヘッドの回転位相を制
御するためへラドモータより得られる約３６０ Ｈｚの
ヘッドＦＧ信号をヘッド速度制御回路（７）に入力して
８ ｂｉｔの速度制御データを形成しヘッドモータより
得られる３０ＨｚのヘッドＰＧ信号と垂直同期信号のに
分間出力をキャプスタン位相制御回路〈１０）に入力し
て１０ｂｉｔの位相制御データを形成している。更に、
ナーボ回路は回転位相を制御するためキャプスタンモー
タより得られる３６０ Ｈｚのキ〜ブスタンＦＧ信号を
キャプスタン速度制御回路（９）に入力して８ ｂｉｔ
の速度制御データを形成し、３０ＨｚのキャブスクンＰ
Ｇ信号と垂直同期１ｇ号のに分間出力をキャプスタン位
相制御回路（１０〉に入力して１０ｂｉｔの位相制御デ
ータを形成している。
これらの各データは、データ選択回路（１１〉に入力さ
れる。このデータ選択回路（１１）は、２ ｂｉｔの選
択出力に従って４種類のデータを循環的に選択する０選
択データは共通のデータ線路を介して前述する４個のＤ
Ａ変換回路（１２）（１３）（１４）（１５）に入力さ
れる。カラーサブキャリアを人力する切換信号発生回路
（１６〉は、前述する２ ｂｉｔの選択出力に対応する
データラッチパルスをそれぞれのり、６ｆ換回路（１２
）（１３）（１４）（１５）に入力して、それぞれのデ
ータをラッチせしめている。従って第１ＤＡ変換回路（
１２）と第３ＤＡ変換回路（１４）には、８ ｂｉｔの
ディジタルデータがラッテされ、第２ＤＡ変換回路（１
３）と第４０ＡＲ換回路（１５）には１０ｂｉｔのディ
ジタルデータがラッチされることになる。そこで、第１
・第３０Ａ変換回路（１２）＜１４）には、ハイレベル
の選択制御出力が、また第２・＠４ ＤＡ変換回路＜１
３バ１５）にはローレベルの選択制御出力が入力される
。その結果第１・第３ＤＡ変換回路（１２）＜１４＞か
らは１３．９８ＫＨｚのパルス幅変調出力が導出され、
７００ Ｈｚのカットオフ周波数を有する第１・第３０
−バスフイルタ（１７）（１９）に入力される。また、
第２・第４ＤＡ変換回路（１３）（Ｉｓ）からは、３．
４８ＫＩ（Ｚのパルス幅変調出力が導出され、カットオ
）周波数を１７４ Ｈｚとする第２・第４０−パスフイ
ルタ（１８）（２０）に人力される。第１０−バス出力
と第２０−パス出力は第１加算回路（２１）に入力され
てへンドモータドライブ回路の制御入力ときれる。また
、第３０−パス出力と第４０−バス出力は第２加算回路
（２２）に入力されてキャブスタンモータドライブ回路
の制御入力とされる。尚前述する切換信号発生回路（１
６〉と４個のＤＡ変換回路（１２）（１３）（１４）（
１５）は同−ＩＣ内に形成されている。
れる。このデータ選択回路（１１）は、２ ｂｉｔの選
択出力に従って４種類のデータを循環的に選択する０選
択データは共通のデータ線路を介して前述する４個のＤ
Ａ変換回路（１２）（１３）（１４）（１５）に入力さ
れる。カラーサブキャリアを人力する切換信号発生回路
（１６〉は、前述する２ ｂｉｔの選択出力に対応する
データラッチパルスをそれぞれのり、６ｆ換回路（１２
）（１３）（１４）（１５）に入力して、それぞれのデ
ータをラッチせしめている。従って第１ＤＡ変換回路（
１２）と第３ＤＡ変換回路（１４）には、８ ｂｉｔの
ディジタルデータがラッテされ、第２ＤＡ変換回路（１
３）と第４０ＡＲ換回路（１５）には１０ｂｉｔのディ
ジタルデータがラッチされることになる。そこで、第１
・第３０Ａ変換回路（１２）＜１４）には、ハイレベル
の選択制御出力が、また第２・＠４ ＤＡ変換回路＜１
３バ１５）にはローレベルの選択制御出力が入力される
。その結果第１・第３ＤＡ変換回路（１２）＜１４＞か
らは１３．９８ＫＨｚのパルス幅変調出力が導出され、
７００ Ｈｚのカットオフ周波数を有する第１・第３０
−バスフイルタ（１７）（１９）に入力される。また、
第２・第４ＤＡ変換回路（１３）（Ｉｓ）からは、３．
４８ＫＩ（Ｚのパルス幅変調出力が導出され、カットオ
）周波数を１７４ Ｈｚとする第２・第４０−パスフイ
ルタ（１８）（２０）に人力される。第１０−バス出力
と第２０−パス出力は第１加算回路（２１）に入力され
てへンドモータドライブ回路の制御入力ときれる。また
、第３０−パス出力と第４０−バス出力は第２加算回路
（２２）に入力されてキャブスタンモータドライブ回路
の制御入力とされる。尚前述する切換信号発生回路（１
６〉と４個のＤＡ変換回路（１２）（１３）（１４）（
１５）は同−ＩＣ内に形成されている。
（ト） 発明の効果
よって、本発明によれば、各ＤＡ変換回路を必要に応し
てビット切換することが出来ＩＣ回路に汎用性を持たせ
ることが出来その効果は大である。
てビット切換することが出来ＩＣ回路に汎用性を持たせ
ることが出来その効果は大である。
第１図は本発明の一実施例を示すＤＡ変換回路の回路図
、第２図は本実施例のＤＡ変換回路をビデオテープレコ
ーダのサーボ回路に採用した回路ブロック図を、それぞ
れ示す。 （２）・・・プリセットカウンタ（第１カウンク）、（
３）・・・フリーランカウンタ（第２カウンタ）、（５
）（６）・・・第１、第２選択回路、（４）・・フリッ
プフロップ、（１）・・・ラッチ回路。
、第２図は本実施例のＤＡ変換回路をビデオテープレコ
ーダのサーボ回路に採用した回路ブロック図を、それぞ
れ示す。 （２）・・・プリセットカウンタ（第１カウンク）、（
３）・・・フリーランカウンタ（第２カウンタ）、（５
）（６）・・・第１、第２選択回路、（４）・・フリッ
プフロップ、（１）・・・ラッチ回路。
Claims (1)
- （１）ｎｂｉｔ又はｍｂｉｔのディジタルデータをラッ
チするラッチ回路と、 ラッチデータをプリセットパルスによりプリセットし、
クロックを計数するｎｂｉｔの第１カウンタと、 前記クロックをカウントアップするｎｂｉｔの第２カウ
ンタと、 前記第１カウンタのｎｂｉｔカウントアップ出力とｍｂ
ｉｔカウントアップ出力を選択入力としてセットパルス
を導出する第１選択回路と、 前記第２カウンタのｎｂｉｔカウントアップ出力とｍｂ
ｉｔカウントアップ出力を選択入力として前記第１選択
回路に連動して前記プリセットパルスを導出する第２選
択回路と、 前記セットパルスと前記プリセットパルスとをセット端
子とリセット端子に入力するフリップフロップとを、そ
れぞれ配して成るＤＡコンバータ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61041002A JP2692791B2 (ja) | 1986-02-26 | 1986-02-26 | Ｄａコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61041002A JP2692791B2 (ja) | 1986-02-26 | 1986-02-26 | Ｄａコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62198225A true JPS62198225A (ja) | 1987-09-01 |
| JP2692791B2 JP2692791B2 (ja) | 1997-12-17 |
Family
ID=12596197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61041002A Expired - Lifetime JP2692791B2 (ja) | 1986-02-26 | 1986-02-26 | Ｄａコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2692791B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100423452C (zh) * | 2003-08-27 | 2008-10-01 | 浙江中控技术股份有限公司 | D/a转换电路以及实现d/a转换的方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5255854A (en) * | 1975-10-31 | 1977-05-07 | Fujitsu Fanuc Ltd | Digitalltooanalog converter system |
| JPS58154932A (ja) * | 1982-02-26 | 1983-09-14 | Yokogawa Hewlett Packard Ltd | カウンタ装置 |
-
1986
- 1986-02-26 JP JP61041002A patent/JP2692791B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5255854A (en) * | 1975-10-31 | 1977-05-07 | Fujitsu Fanuc Ltd | Digitalltooanalog converter system |
| JPS58154932A (ja) * | 1982-02-26 | 1983-09-14 | Yokogawa Hewlett Packard Ltd | カウンタ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100423452C (zh) * | 2003-08-27 | 2008-10-01 | 浙江中控技术股份有限公司 | D/a转换电路以及实现d/a转换的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2692791B2 (ja) | 1997-12-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07231688A (ja) | Ｐｌｌシステム | |
| JPH08106075A (ja) | 表示駆動回路 | |
| JPS62198225A (ja) | Ｄａコンバ−タ | |
| US5175482A (en) | Stepping motor control circuit | |
| EP0484143B1 (en) | Capstan servo devices | |
| JPH0827657B2 (ja) | デイジタルサ−ボ制御回路 | |
| JPH04295280A (ja) | Ｐｗｍ信号演算回路 | |
| US4739237A (en) | PLL motor controller | |
| JP3456107B2 (ja) | 入出力モジュール | |
| KR950002296B1 (ko) | 펄스폭 변조(pwm)방식의 모터 제어시스템의 제어된 pwm신호 발생장치 | |
| JP2853723B2 (ja) | パルス幅変調回路 | |
| JPS6315511A (ja) | アイソレ−タ | |
| JPS6352808B2 (ja) | ||
| JP2814484B2 (ja) | フレーム同期方式 | |
| JPS6324577B2 (ja) | ||
| JPH07135469A (ja) | Ｄ／ａ変換器 | |
| JPH0983368A (ja) | Ｄ／ａ変換回路 | |
| JPS62250885A (ja) | 電動機の制御装置 | |
| JPS5887916A (ja) | デジタル・アナログ変換器 | |
| JPH0450785B2 (ja) | ||
| JPH06152426A (ja) | Ｄ／ａ変換器 | |
| JPH08329604A (ja) | デジタルオーディオインターフェース | |
| KR950008092B1 (ko) | 가변속 cd드라이버장치 | |
| JPS6213681B2 (ja) | ||
| EP0058064A2 (en) | Digital-to-analog conversion apparatus |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |