JPS62139018A - 電流制限回路 - Google Patents
電流制限回路Info
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- JPS62139018A JPS62139018A JP60281368A JP28136885A JPS62139018A JP S62139018 A JPS62139018 A JP S62139018A JP 60281368 A JP60281368 A JP 60281368A JP 28136885 A JP28136885 A JP 28136885A JP S62139018 A JPS62139018 A JP S62139018A
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- Japan
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- transistor
- voltage
- circuit
- resistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電子機器等のＤＣ電圧を得るための電源回路
に使用される電源トランジスタの電流を制限し、電源回
路を保護する電流制限回路に関するものである。
に使用される電源トランジスタの電流を制限し、電源回
路を保護する電流制限回路に関するものである。
従来の技術
従来から、電子機器では、電源回路は必要欠くべからざ
るものであり、種々の方式が設計されてきているが、特
にＤＣ電圧を供給する電源回路の出力部以降の回路の故
障や無作為の短絡等によって生じる過負荷状態での電源
回路の部品の異常発熱や２次不良（主に電源トランジス
タ）には注意が払われており、その防止のための回路を
設けているのが一般的である。
るものであり、種々の方式が設計されてきているが、特
にＤＣ電圧を供給する電源回路の出力部以降の回路の故
障や無作為の短絡等によって生じる過負荷状態での電源
回路の部品の異常発熱や２次不良（主に電源トランジス
タ）には注意が払われており、その防止のための回路を
設けているのが一般的である。
従来から多用されている回路の中では、出力電流を一定
以上流さないで電源回路を保護する電流制限回路やその
改良回路（例えば、清水和実「安定化電源回路の設計」
、（昭ａｅ、１２，２ｔｓ）、ＣＱ出版、Ｐ８５ ）。
以上流さないで電源回路を保護する電流制限回路やその
改良回路（例えば、清水和実「安定化電源回路の設計」
、（昭ａｅ、１２，２ｔｓ）、ＣＱ出版、Ｐ８５ ）。
岡村烟夫「解析パワー・サプライ」、（昭６６．１．１
０）、ＣＯ出版、 Ｐ １９１ ）があった。
０）、ＣＯ出版、 Ｐ １９１ ）があった。
以下、図面を参照しながら、上述したような従来の電流
制限回路について説明を行う。
制限回路について説明を行う。
第３図は、従来の電流制限回路を示すものである。第３
図において、ＴＲ１は電源トランジスタで、電流検出用
抵抗Ｒ８を経て負荷ＺＬに電流ＩＬを供給する。ＴＲ２
は制御トランジスタで、電源トランジスタＴＲ１の電流
を制限する。
図において、ＴＲ１は電源トランジスタで、電流検出用
抵抗Ｒ８を経て負荷ＺＬに電流ＩＬを供給する。ＴＲ２
は制御トランジスタで、電源トランジスタＴＲ１の電流
を制限する。
上記のように構成された電流制限回路について、以下、
その動作を説明する。今、電源トランジスタＴＲ１に負
荷電流ＩＩ、が流れると電流検出用抵抗Ｒ０にＩＬ−Ｒ
ｏだけの電圧降下が生じる。ＲＯＫよる電圧降下が制御
トランジスタＴＲ２のベース・エミッタ間電圧ｖＢＥよ
り小さい時、制御トランジスタＴＲ２はＯＦＦのままで
あるが、負荷電施工りが増えて電圧降下分ＩＬ−Ｒ０が
制御トランジスタＴＲ２のベース・エミッタ間電圧ｖＢ
Ｅに達すると、制御トランジスタＴＲ２がＯＮになシ、
電源トランジスタＴＲ１のベースに向かう電流をバイパ
スする。この状態で、電源トランジスタＴＲ１、制御ト
ランジスタＴＲ２のフィード・バック・ループができ、
工Ｌ ”” ”ＢＥ ／Ｒｏの定電流が生じることにな
る。
その動作を説明する。今、電源トランジスタＴＲ１に負
荷電流ＩＩ、が流れると電流検出用抵抗Ｒ０にＩＬ−Ｒ
ｏだけの電圧降下が生じる。ＲＯＫよる電圧降下が制御
トランジスタＴＲ２のベース・エミッタ間電圧ｖＢＥよ
り小さい時、制御トランジスタＴＲ２はＯＦＦのままで
あるが、負荷電施工りが増えて電圧降下分ＩＬ−Ｒ０が
制御トランジスタＴＲ２のベース・エミッタ間電圧ｖＢ
Ｅに達すると、制御トランジスタＴＲ２がＯＮになシ、
電源トランジスタＴＲ１のベースに向かう電流をバイパ
スする。この状態で、電源トランジスタＴＲ１、制御ト
ランジスタＴＲ２のフィード・バック・ループができ、
工Ｌ ”” ”ＢＥ ／Ｒｏの定電流が生じることにな
る。
第４図は、第３図の電流制限回路の負荷ｚ０に流れる電
流ＩＬと負荷電圧ｖＬの関係を示したものである。Ｐｌ
、Ｒ２，Ｒ３は、負荷インピーダンスＺＬを変化させた
時の各点を示し、２点はＩＬ＝ｖＢＥ／Ｒ０となる点で
、負荷が小さくなるに従って、負荷Ｔ１．ａ Ｉ Ｌと
負荷を圧ＶＩ、 ｉｔ Ｐｌ−Ｒ２−Ｒ３（Ｄように変
化し、電流を制限している。
流ＩＬと負荷電圧ｖＬの関係を示したものである。Ｐｌ
、Ｒ２，Ｒ３は、負荷インピーダンスＺＬを変化させた
時の各点を示し、２点はＩＬ＝ｖＢＥ／Ｒ０となる点で
、負荷が小さくなるに従って、負荷Ｔ１．ａ Ｉ Ｌと
負荷を圧ＶＩ、 ｉｔ Ｐｌ−Ｒ２−Ｒ３（Ｄように変
化し、電流を制限している。
第５図は、従来の電流制限回路の他の例を示すものであ
り、第３図の従来の電流制限回路に対して、制御トラン
ジスタＴＲ２のベースに電源トランジスタＴＲ１のエミ
ッタ電圧を抵抗Ｒ１，Ｒ２で分圧して供給しているとこ
ろが異なる。
り、第３図の従来の電流制限回路に対して、制御トラン
ジスタＴＲ２のベースに電源トランジスタＴＲ１のエミ
ッタ電圧を抵抗Ｒ１，Ｒ２で分圧して供給しているとこ
ろが異なる。
第５図で、制御トランジスタＴＲ２のベース電圧は、電
源トランジスタＴＲ１のエミッタ電圧よシ、抵抗Ｒ，，
Ｒ２で分圧した電圧分低くなっており、この電圧をｄＶ
とすると、電流検出用抵抗Ｒ６による電圧降下工Ｌ−Ｒ
６とｄＶとの差ＩＬ、Ｒ６−ＪＶが、制御トランジスタ
ＴＲ２のベース・エミッタ間電圧ｖＢＥに達すると、制
御トランジスタＴＲ２が○ＮＫなる。コノ時、ｄｖ”
（ｖＬ＋ ｒ Ｌ −Ｒ６、。
源トランジスタＴＲ１のエミッタ電圧よシ、抵抗Ｒ，，
Ｒ２で分圧した電圧分低くなっており、この電圧をｄＶ
とすると、電流検出用抵抗Ｒ６による電圧降下工Ｌ−Ｒ
６とｄＶとの差ＩＬ、Ｒ６−ＪＶが、制御トランジスタ
ＴＲ２のベース・エミッタ間電圧ｖＢＥに達すると、制
御トランジスタＴＲ２が○ＮＫなる。コノ時、ｄｖ”
（ｖＬ＋ ｒ Ｌ −Ｒ６、。
Ｒ１／（Ｒ１＋Ｒ２）であるため、負荷電施工りは、Ｉ
、＝Ｒ１／Ｒ２・ＶＬ／Ｒ６＋（Ｒ１＋Ｒ２）／Ｒ２・
■ＢＦ／Ｒ６となる。特に負荷インピーダンスＺＬ＝ｏ
の時、工Ｌ＝（Ｒ１＋Ｒ２）／Ｒ２・ｖＢＥ／Ｒ６であ
る。
、＝Ｒ１／Ｒ２・ＶＬ／Ｒ６＋（Ｒ１＋Ｒ２）／Ｒ２・
■ＢＦ／Ｒ６となる。特に負荷インピーダンスＺＬ＝ｏ
の時、工Ｌ＝（Ｒ１＋Ｒ２）／Ｒ２・ｖＢＥ／Ｒ６であ
る。
第６図は、第６図の電流制限回路の負荷ＺＬに流れる負
荷電施工りと負荷電圧ＶＬの関係を示したものである。
荷電施工りと負荷電圧ＶＬの関係を示したものである。
ｐ 、／ 、 ｐ／ 、ｐ／は負荷インピーダンスＺＬ
を変化させた時の点を示し、負荷インピーダンスＺＬが
小さくなるに従って負荷電施工りと負荷電圧ＶＬは、ｐ
、’ −ｅ ｐ氏−ｐ瓜と変化し、電流を制限し、かつ
、負荷がある程度まで小さくなると、今度は電流を減少
させていることがわかる。
を変化させた時の点を示し、負荷インピーダンスＺＬが
小さくなるに従って負荷電施工りと負荷電圧ＶＬは、ｐ
、’ −ｅ ｐ氏−ｐ瓜と変化し、電流を制限し、かつ
、負荷がある程度まで小さくなると、今度は電流を減少
させていることがわかる。
発明が解決しようとする問題点
しかしながら、第３図の構成では、電源トランジスタＴ
Ｒ１が定電流動作を始めている状態、すなわち、第４図
の２２点から２３点の間で、負荷インピーダンスＺ０が
小さくなるに従って、電源トランジスタＴＲ１のコレク
タやエミッタ間の電圧ｖｃＥが大きくなり、その結果、
電源トランジスタＴＲ１の消費電力が増大することにな
り、電源トランジスタＴＲ１の絶対最大定格を超えると
いう問題が発生する。
Ｒ１が定電流動作を始めている状態、すなわち、第４図
の２２点から２３点の間で、負荷インピーダンスＺ０が
小さくなるに従って、電源トランジスタＴＲ１のコレク
タやエミッタ間の電圧ｖｃＥが大きくなり、その結果、
電源トランジスタＴＲ１の消費電力が増大することにな
り、電源トランジスタＴＲ１の絶対最大定格を超えると
いう問題が発生する。
一方、第６図の回路構成では、上記の第３図の回路構成
に比して、第６図の如く、Ｐ’−、Ｐ／間で電流が減少
するため、消費電力が小さくなるという利点があるが、
第４図の２２点と第６図のＰ’点を等しくした場合、電
流検出用抵抗もと８口の関係は、Ｒ６＝Ｒ０＋へ／Ｒ２
・（１＋ｖＬ／′ｖＢＥ）となる。これは、電流検出用
抵抗ＲろをＲ８よりＲ１／Ｒ２・（１＋Ｖ Ｌ／Ｖ Ｂ
Ｅ ）だけ余分に大きくしなければならないことを示
しており、このことは、とりもなおさず、第５図の回路
構成では、制御トランジスタがＯＦＦとなっている通常
の動作時にも、上記抵抗分だけ余分に電圧が減少し、電
力のロスが生じるということを意味する。このロスを小
さくするためＫは、抵抗Ｒ１の値をＲ２より十分小さく
すれば良いが、電源トランジスタＴＲ，の消費電力が、
それに伴って増大することになり不都合である（Ｒ，＝
Ｏの時は、第３図の構成となる。）さらに、第３図、第
６図の回路構成では、いずれの場合も、電源トランジス
タＴＲ１のコレクタ電圧が変化しても、電流に関しての
動作は直接影響を及ぼさないため、電源トランジスタＴ
Ｒ１のコレクタ電圧の増大に対して消費電力を制限する
効果はないものであった。
に比して、第６図の如く、Ｐ’−、Ｐ／間で電流が減少
するため、消費電力が小さくなるという利点があるが、
第４図の２２点と第６図のＰ’点を等しくした場合、電
流検出用抵抗もと８口の関係は、Ｒ６＝Ｒ０＋へ／Ｒ２
・（１＋ｖＬ／′ｖＢＥ）となる。これは、電流検出用
抵抗ＲろをＲ８よりＲ１／Ｒ２・（１＋Ｖ Ｌ／Ｖ Ｂ
Ｅ ）だけ余分に大きくしなければならないことを示
しており、このことは、とりもなおさず、第５図の回路
構成では、制御トランジスタがＯＦＦとなっている通常
の動作時にも、上記抵抗分だけ余分に電圧が減少し、電
力のロスが生じるということを意味する。このロスを小
さくするためＫは、抵抗Ｒ１の値をＲ２より十分小さく
すれば良いが、電源トランジスタＴＲ，の消費電力が、
それに伴って増大することになり不都合である（Ｒ，＝
Ｏの時は、第３図の構成となる。）さらに、第３図、第
６図の回路構成では、いずれの場合も、電源トランジス
タＴＲ１のコレクタ電圧が変化しても、電流に関しての
動作は直接影響を及ぼさないため、電源トランジスタＴ
Ｒ１のコレクタ電圧の増大に対して消費電力を制限する
効果はないものであった。
本発明は、上記問題点に鑑み、電流検出用抵抗を大きく
することなく、負荷インピーダンスの減少に対して、電
源トランジスタの消費電力を制限するよう電流を制御す
ることのできる電流制限回路を提供するものである。
することなく、負荷インピーダンスの減少に対して、電
源トランジスタの消費電力を制限するよう電流を制御す
ることのできる電流制限回路を提供するものである。
問題点を解決するための手段
この目的を達成するため、本発明の電流制限回路は、電
源トランジスタと第１の抵抗よシなる第１の直列回路を
直流電源と負荷間に接続し、第２の抵抗と制御トランジ
スタとよりなる第２の直列回路を前記第１の直列回路に
並列に接続し、所定電圧以上の電圧印加による導通する
回路素子と第３の抵抗の直列回路を前記電源トランジス
タに並列に接続するとともに、前記電源トランジスタの
接続点に、前記制御トランジスタのベースを前記回路素
子と第３の抵抗の接続点にそれぞれ接続した電流制御回
路である。
源トランジスタと第１の抵抗よシなる第１の直列回路を
直流電源と負荷間に接続し、第２の抵抗と制御トランジ
スタとよりなる第２の直列回路を前記第１の直列回路に
並列に接続し、所定電圧以上の電圧印加による導通する
回路素子と第３の抵抗の直列回路を前記電源トランジス
タに並列に接続するとともに、前記電源トランジスタの
接続点に、前記制御トランジスタのベースを前記回路素
子と第３の抵抗の接続点にそれぞれ接続した電流制御回
路である。
作 用
この構成によって、電源回路の負荷が過少になった場合
、電源トランジスタのコレクタ・エミッタ間の電圧の増
大に応じて、電源トランジスタのコレクタ電流を減少さ
せ、電源トランジスタの消費電力をその結果制限し、電
源トランジスタを保護することができる。
、電源トランジスタのコレクタ・エミッタ間の電圧の増
大に応じて、電源トランジスタのコレクタ電流を減少さ
せ、電源トランジスタの消費電力をその結果制限し、電
源トランジスタを保護することができる。
さらに、この構成では、通常時、電源トランジスタのエ
ミッタ端と制御トランジスタのベース端間の抵抗には電
流を流さないため、電流検出用抵抗を小さくとることが
できる。
ミッタ端と制御トランジスタのベース端間の抵抗には電
流を流さないため、電流検出用抵抗を小さくとることが
できる。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。第１図は、本発明の一実施例における電流制限
回路である。第１図において、ＴＲは電源トランジスタ
で、電流検出用抵抗Ｒ０を経て直流電源ＶＢより負荷Ｚ
Ｌに電流を供給する。ＴＲ２は制御トランジスタで、こ
の制御トランジスタＴＲ２と抵抗Ｈの直列回路は、前記
電源トランジスタと抵抗Ｒ０の直列回路に並列に接続さ
れており、電源トランジスタＴＲ，の電源を制御する。
明する。第１図は、本発明の一実施例における電流制限
回路である。第１図において、ＴＲは電源トランジスタ
で、電流検出用抵抗Ｒ０を経て直流電源ＶＢより負荷Ｚ
Ｌに電流を供給する。ＴＲ２は制御トランジスタで、こ
の制御トランジスタＴＲ２と抵抗Ｈの直列回路は、前記
電源トランジスタと抵抗Ｒ０の直列回路に並列に接続さ
れており、電源トランジスタＴＲ，の電源を制御する。
抵抗ｒ １． ｒ ２ 、ツェナー・ダイオードＤの直
列回路は、前記電源トランジスタＴＲ，に並列に接続さ
れ、前記制御トランジスタＴＲ２のベースは前記抵抗ｘ
２とツェナー・ダイオードＤの接続点に、また電源トラ
ンジスタＴＲ１のベースは、前記抵抗Ｒと制御トランジ
スタの接続点に接続されている。
列回路は、前記電源トランジスタＴＲ，に並列に接続さ
れ、前記制御トランジスタＴＲ２のベースは前記抵抗ｘ
２とツェナー・ダイオードＤの接続点に、また電源トラ
ンジスタＴＲ１のベースは、前記抵抗Ｒと制御トランジ
スタの接続点に接続されている。
以下この動作について詳述する。
今、電源トランジスタＴＲ，にコレクタｔｆｉＩｃが流
れ、かつ、電源トランジスタＴＲ１のコレクタφエミッ
タ間電圧ｖｃＥが、ツェナー・ダイオードＤの順方向電
圧ｖＺより小さい場合、抵抗ｒ２には電流が流れず、抵
抗Ｒ０による電圧降下はＩＣ−Ｒｏとなる。負荷インピ
ーダンスＺＬが減少するに従って、電源トランジスタＴ
Ｒ１の電流が増加し、電流検出用抵抗Ｒ０の電圧降下Ｉ
Ｃ’Ｒ０が、制御トランジスタＴＲのベース・エミッタ
間電圧ｖＢＥに達すると、制御トランジスタＴＲ２はＯ
Ｎとなり電流を制限する。この時、制御トランジスタＴ
Ｒ２のベース電流は小さいため、制御トランジスタＴＲ
２ノヘース電位は、電源トランジスタＴＲ１のエミッタ
電位とほぼ等しい。
れ、かつ、電源トランジスタＴＲ１のコレクタφエミッ
タ間電圧ｖｃＥが、ツェナー・ダイオードＤの順方向電
圧ｖＺより小さい場合、抵抗ｒ２には電流が流れず、抵
抗Ｒ０による電圧降下はＩＣ−Ｒｏとなる。負荷インピ
ーダンスＺＬが減少するに従って、電源トランジスタＴ
Ｒ１の電流が増加し、電流検出用抵抗Ｒ０の電圧降下Ｉ
Ｃ’Ｒ０が、制御トランジスタＴＲのベース・エミッタ
間電圧ｖＢＥに達すると、制御トランジスタＴＲ２はＯ
Ｎとなり電流を制限する。この時、制御トランジスタＴ
Ｒ２のベース電流は小さいため、制御トランジスタＴＲ
２ノヘース電位は、電源トランジスタＴＲ１のエミッタ
電位とほぼ等しい。
さらに、負荷インピーダンスが小さくなり、電源トラン
ジスタＴＲ１の戸しクタ・エミッタ間電圧ｖｃＥがツェ
ナー−ダイオードＤの順方向電圧ｖＺより大きくなると
、ツェナー・ダイオードＤがＯＮとなり、抵抗ｒ１＋ツ
ェナー◆ダイオードＤ、抵抗ｒ２を通して電流ＩＺが流
れることになる。第２図は、第１図の回路における電流
と電圧の様子を模式的に表わしたものであり、これらの
値を使用すると、工Ｃ−Ｒｏ＝ｖＢＥ （ｒ２＋Ｒｏ
）−Ｉｚ、Ｉｚ＝（ＶＣＥ−ＶＺ ）／ （ｒ １＋
ｒ ２）の２式が得られる。この２式より、電源トラン
ジスタＴＲ１のコレクタ・エミッタ間電圧ｖｃＥが一定
の電圧（Ｖｚ ）を超えた時、抵抗ｒ２に電流Ｉｚが電
源トランジスタＴＲ１のエミッタ方向に流れるため、電
源トランジスタＴＲ１のコレクタ電流ＩＣがそれに応じ
て減少していくことが理解される。又、電流検出用抵抗
Ｒ０に流れる最大電流はｖＢＥ／Ｒｏであるため、電流
検出用抵抗Ｒ０を第３図の従来の回路構成と同様に大き
くする必要はない。
ジスタＴＲ１の戸しクタ・エミッタ間電圧ｖｃＥがツェ
ナー−ダイオードＤの順方向電圧ｖＺより大きくなると
、ツェナー・ダイオードＤがＯＮとなり、抵抗ｒ１＋ツ
ェナー◆ダイオードＤ、抵抗ｒ２を通して電流ＩＺが流
れることになる。第２図は、第１図の回路における電流
と電圧の様子を模式的に表わしたものであり、これらの
値を使用すると、工Ｃ−Ｒｏ＝ｖＢＥ （ｒ２＋Ｒｏ
）−Ｉｚ、Ｉｚ＝（ＶＣＥ−ＶＺ ）／ （ｒ １＋
ｒ ２）の２式が得られる。この２式より、電源トラン
ジスタＴＲ１のコレクタ・エミッタ間電圧ｖｃＥが一定
の電圧（Ｖｚ ）を超えた時、抵抗ｒ２に電流Ｉｚが電
源トランジスタＴＲ１のエミッタ方向に流れるため、電
源トランジスタＴＲ１のコレクタ電流ＩＣがそれに応じ
て減少していくことが理解される。又、電流検出用抵抗
Ｒ０に流れる最大電流はｖＢＥ／Ｒｏであるため、電流
検出用抵抗Ｒ０を第３図の従来の回路構成と同様に大き
くする必要はない。
なお、本実施例では、電源トランジスタのコレクタ・エ
ミッタ間電圧ｖｃＥの電圧検出にツェナー・ダイオード
を用いたが、１つのダイオード、もしくは複数のダイオ
ード、もしくは、トランジスタを使用し、所定の電圧以
上で導通する構成であれば良いことは明らかである。又
、本実施例では、電源トランジスタと制御トランジスタ
にＮＰＮ型を使用したが、ＰＮＰ型であっても回路動作
は同様となる。この場合、第１図の構成において、ツェ
ナーダイオードＤの方向が逆になシ、負荷ＺＬと直流電
源ＶＢとが逆になるものである。さらに、電源トランジ
スタのエミッタと制御トランジスタ間に介在せしめる抵
抗を２個以上とし、その抵抗間に電流を供給しても本発
明の基本機能を損うことはない。
ミッタ間電圧ｖｃＥの電圧検出にツェナー・ダイオード
を用いたが、１つのダイオード、もしくは複数のダイオ
ード、もしくは、トランジスタを使用し、所定の電圧以
上で導通する構成であれば良いことは明らかである。又
、本実施例では、電源トランジスタと制御トランジスタ
にＮＰＮ型を使用したが、ＰＮＰ型であっても回路動作
は同様となる。この場合、第１図の構成において、ツェ
ナーダイオードＤの方向が逆になシ、負荷ＺＬと直流電
源ＶＢとが逆になるものである。さらに、電源トランジ
スタのエミッタと制御トランジスタ間に介在せしめる抵
抗を２個以上とし、その抵抗間に電流を供給しても本発
明の基本機能を損うことはない。
発明の効果
以上のように本発明では、電源トランジスタのコレクタ
・エミッタ間電圧と、コレクタ電流を共に検出する構成
となっているため、負荷インピーダンスの減少に対して
、電源トランジスタの電流を制限するだけでなく、電源
トランジスタの消費電力を制限することができ、その結
果、電源トランジスタの保護が容易に実現できる。その
上、負荷に流れる最大電流が電流検出用抵抗と制御トラ
ンジスタのベース・エミッタ間電圧のみで決定されるの
で、電流検出用抵抗を小さくでき、電源ロスを少なくで
きるという効果がある。
・エミッタ間電圧と、コレクタ電流を共に検出する構成
となっているため、負荷インピーダンスの減少に対して
、電源トランジスタの電流を制限するだけでなく、電源
トランジスタの消費電力を制限することができ、その結
果、電源トランジスタの保護が容易に実現できる。その
上、負荷に流れる最大電流が電流検出用抵抗と制御トラ
ンジスタのベース・エミッタ間電圧のみで決定されるの
で、電流検出用抵抗を小さくでき、電源ロスを少なくで
きるという効果がある。
第１図は本発明の一実施例における電流制限回路の回路
図、第２図は第１図の回路における電圧と電流の関係を
示す模式図、第３図は従来の電流制限回路の回路図、第
４図は第３図の回路の負荷電流と負荷電圧の関係を示す
図、第６図は他の従来の電流制限回路の回路図、第６図
は第５図の回路の負荷電流と負荷電圧の関係を示す図で
ある。 ＴＲ・・・・・・電源トランジスタ、ＴＲ・・・・・・
制御トランジスタ、Ｒｏ・・・・・・電流検出用抵抗、
ｒ１＋ｒＲ・・・・・・抵抗、Ｄ・・・・・・ツェナー
・ダイオ−Ｉ ド、Ｚ ・・・・・・負荷。 第１図 第３図 第４図 Ｌ
図、第２図は第１図の回路における電圧と電流の関係を
示す模式図、第３図は従来の電流制限回路の回路図、第
４図は第３図の回路の負荷電流と負荷電圧の関係を示す
図、第６図は他の従来の電流制限回路の回路図、第６図
は第５図の回路の負荷電流と負荷電圧の関係を示す図で
ある。 ＴＲ・・・・・・電源トランジスタ、ＴＲ・・・・・・
制御トランジスタ、Ｒｏ・・・・・・電流検出用抵抗、
ｒ１＋ｒＲ・・・・・・抵抗、Ｄ・・・・・・ツェナー
・ダイオ−Ｉ ド、Ｚ ・・・・・・負荷。 第１図 第３図 第４図 Ｌ
Claims (1)
- 電源トランジスタと第１の抵抗よりなる第１の直列回路
を直流電源と負荷間に接続し、第２の抵抗と制御トラン
ジスタとよりなる第２の直列回路を前記第１の直列回路
に並列に接続し、所定電圧以上の電圧印加による導通す
る回路素子と第３の抵抗の直列回路を前記電源トランジ
スタに並列に接続するとともに、前記電源トランジスタ
のベースを前記第２の抵抗と制御トランジスタの接続点
に、前記制御トランジスタのベースを前記回路素子と第
３の抵抗の接続点にそれぞれ接続した電流制限回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60281368A JPS62139018A (ja) | 1985-12-13 | 1985-12-13 | 電流制限回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60281368A JPS62139018A (ja) | 1985-12-13 | 1985-12-13 | 電流制限回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62139018A true JPS62139018A (ja) | 1987-06-22 |
Family
ID=17638144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60281368A Pending JPS62139018A (ja) | 1985-12-13 | 1985-12-13 | 電流制限回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62139018A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1265347A3 (de) * | 2001-06-08 | 2005-12-28 | Grundfos A/S | Bootstrap-Spannungsversorgung |
-
1985
- 1985-12-13 JP JP60281368A patent/JPS62139018A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1265347A3 (de) * | 2001-06-08 | 2005-12-28 | Grundfos A/S | Bootstrap-Spannungsversorgung |
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