JPS62140183A

JPS62140183A - 画像処理装置

Info

Publication number: JPS62140183A
Application number: JP60283301A
Authority: JP
Inventors: Kunitoshi Aono; 邦年青野; Haruyasu Yamada; 山田　晴保; Kenichi Hasegawa; 謙一長谷川; Toshiki Mori; 俊樹森
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1985-12-16
Filing date: 1985-12-16
Publication date: 1987-06-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は画像処理装置、特に局所処理型画像処理装置に
関するものである。

従来の技ｌ１１１一般に、デジタル画像処理においては、２次元配列され
た画像データを対象とするものであり、現在の逐次型コ
ンピューターでは不得意とする演算処理のひとつである
。また、画像処理には多大な演算時間と記憶容量が必要
となる。そこで、画像処理の高速化の為に種々の画像処
理装置が提案されている（たとえば、木戸出正継「画像
処理用高速・・−ドウエア」テレビジョン学会誌第３４
巻第２号（１９８０））。

各種の画像処理装置の中で、局所処理型画像処理装置は
、比較的簡単に画像処理／ステムを構成できる事から、
最も良く開発が行なわれている。

一般に、局所処理型画像処理装置は、人力画像データか
らある適当な大きさの局所領域データを取り出し、この
局所領域データに対して演算を行なうものであり、局所
領域を対象画像全体に走査する事により全画面の画像処
理を行なうものである。

画像演算の中で平均化、ｅ分操作、特徴抽出など局所処
理で実行されるものが多く、これらの処理は局所領域の
形や大きさによって複雑さを異にするが、一般に３×３
から１６Ｘ１６程度の局所領域を対象として画像処理が
行なわれている。

第３図に発明者らが先に提案した画像処理装置（特願昭
５８−２３９２３５号）の基本構成を示す。発明者らの
先の提案は、入力画像からある適当な大きさの局所領域
データを取り出して、この局所領域データに対してデー
タ処理を行なう局所処理型画像処理装置において、前記
局所領域データをそれぞれ記憶する複数のレジスタと、
各レジスタに記憶された各局所領域データをそれぞれ処
理する複数の演算回路（プロセッサ）を有し、走査によ
り順次取り出される局所領域データを前記レジスタ群に
順番に書き込む様に制御し、前記局所領域データの処理
を前記複数のプロセッサにより並列に行なわせる事によ
り、高速な画像処理装置を提出しうるものである。

第３因において、１はｍｘｎの入力画像、２゜３はそれ
ぞれｎビットの１ライン７フトレジスタ、４〜１２は１
ビツトの１画素シフトレジスタ、１３はプロセッサ、１
４〜２２はバッファレジスタであり、以上説明した４〜
２２の要素により、局所処理回路２３が構成されている
。また、２４゜２５は局所処理回路２３と同一の局所処
理回路である。また２６はバッファレジスタ１４〜２２
の書き込み制御回路である。

１の入力画像から取り出される画素データが、ｎビット
の１ラインー／フトレジスタ２．ｊ＆び１ビツト／フト
レジスタ４〜１２とにより３×３近傍の局所領域データ
として再構成されシフトレジスタ４〜１２に順次取り出
される。

ここで、シフトレジスタ４〜１２には、それぞれバッフ
ァレジスタ１４〜２２が接続されており、バッファレジ
スタ１４〜２２ば、書き込み制御回路２６から書き込み
制御信号を与えられると、いっせいにシフトレジスタ４
〜１２のデータすなわち局所領域データを取り組み且つ
保持する。プロセッサ１３は、バッファレジスタ１４〜
２２に保持された局所領域データに対してデータ処理を
行なう様結線されている。

この様な４〜２２で構成される局所処理回路２３と同一
の回路２４．２５が並列に接続される。この時、局所処
理回路２４．２５の１ビツトシフトレジスタは、局所処
理回路２３の１ビノトンフトレンスタ４〜１２と同一の
局所領域データが順次取り出される事になる。ここで、
書き込み制御回路２６は、局所処理回路２３．２４．２
５のバッフ−レジスタに対して、それぞれ走査速度の３
倍の周期で互いに位相が異なる書き込み制御信号を与え
る事により、入力画像から取り出される局所領域データ
が局所処理回路２３，２４．２５の各々のバッフ−レジ
スタに順番に書き込まれる事になる。

第４（２）は、この様子を示したもので、ｆａｌは局所
処理回路２３，２４．２５の１ビツト／フトレジスタに
同様に取り出される局所領域データで、（ｂ）。

ｆｃｌ　、　（ｄ）はそれぞれ局所処理回路２３，２４
．２５のバッフ−レジスタに取り出される局所領域デー
タである。

以上の様に、局所領域データが、３つの局所処理回路２
３．２４．２５のバッファレジスタに順番に書き込まれ
る事により、局所処理回路２３゜２４．２６が、それぞ
れ異なる局所領域のデータ処理を並列に行なう事が可能
となり、各々のプロセッサは、従来にくらべ３倍の処理
時間で１局所領域データを処理すれば良い事になる。ま
た逆に、各々のプロセッサが従来と同等の速度で動作す
る時には、全画像の処理は、従来にくらべＡの処理時間
で完了する事になる。

すなわち、２３〜２５のような局所処理回路をＮ個用い
れば、処理能力がＮ倍向上するものである。

発明が解決しようとする問題点以上、発明者らが先に提案した画像処理装置を説明して
きたが、第３図にも示す様に、プロセッサ１３は、プロ
セッサ１３に対応する局所領域データを記憶したバッフ
ァレジスタ１４〜２２のデータに対して処理を行なうも
のである。この時、全データの並列処理は困難であるた
め、データ処理の手順に従い、順次バッファレジスタ１
４〜２４から、選択的にデータ出力を行なう。すなわち
、バッファレジスタ１４〜２４の出力を一般的にはマル
チプレクサで選択するものである。３×３の局所領域デ
ータでは、９対１のマルチプレクサで実現できる。しか
しながら局所領域は前述した様（・て通常３×３から１
６Ｘ１６までが対象とされるものであり、１６Ｘ１６の
局所領域を対象とした時には、２５６個のバッファレジ
スタが存在し、２５６対１のマルチプレクサが必要とな
るが、このようなマルチプレクサを構成するのは、回路
規模、動作速度等非現実的である。

問題点を解決するための手段本発明は上記問題点を解決するため、局所領域データを
一時的に記憶するバッファレジスタが、それぞれに対応
したアドレス線に各々接続され、かつ各レジスタの出力
は１本のデータ出力線に結線され、アドレス選択された
１個のレジスタからのみデータが演算回路に送られる様
制御する事により、容易に特定の画素のデータを演算回
路に入力できるものである。

作用本発明は上記した構成により、対象とする局所領域の大
きさが大きい場合でも容易に特定の画素データを演算回
路に入力でき、前記した画像処理装置の実現のだめの有
力な手段を与えるものであるＯ実施例第１図は本発明の画像処理装置の一実施例を示すブロッ
ク図であり、以下に説明する○第１図において、１はｍ
行×ｎ列の入力画像、２．３はそれぞｎｎビットの１ラ
インシフトレジスタ、４〜１２は１ビツトの１画素シフ
トレジスタ、２７〜３５は、４〜１２の１画素シフトレ
ジスタにそれぞれ対応して配置されるバッファレジスタ
、２６はバッファレジスタ２７〜３５の書き込み制御回
路であり、３６は、２７〜３５のバッファレジスタのア
ドレス選択回路であり、１３はプロセッサであり、以上
により１つの局所処理回路が構成される。ここでは簡単
のため局所領域の大きさは３×３画素とした。この局所
処理回路を複数個用いる手法については従来例どおりで
あり、第１図においては割愛している０１の入力画像から取り出される画素データがｎビットの
１ラインシフトレジスタ２．３及び１ビツトのシフトレ
ジスタ４〜１２とにより３×３近傍の局所領域データと
して再構成され、シフトレジスタ４〜１２に順次取り出
される。

シフトレジスタ４〜１２には、それぞれバッファレジス
タ２７〜３５が接続されており、バッフ−レジスタ２７
〜３６は、書き込み制御回路２６から書き込み制御信号
を与えられると、いつせいいにシフトレジスタ４〜１２
のデータを取り込み且つ保存する。次にバッファレジス
タからのデータの読み出しは下記の手順で行なわれる。

プロセッサ１３は、読み出したい局所領域データの中の
１つの画素のアドレスを３６のアドレス選択回路に与え
ると、３６のアドレス選択回路が、２７〜３５のバッフ
ァレジスタの中から１つのバッファレジスタを選択し、
このバッファレジスタにつながるワード線の電位を上げ
る。２７〜３６のバッファレジスタの出力は、ワイアー
ドＯＲ結線されて１本にまとめられて、１３のプロセッ
サに入力されている為、前記アドレス選択回路３６で選
択されたバッファレジスタのデータのみが、プロセッサ
１３に入力される事になる。

第２図は、第１図の本発明の一実施例を示すブロック図
の中で用いたバッファレジスタの回路図を示すものであ
る。

第２図の中で端子人は、４〜１２のシフトレジスタから
のデータ入力端子、端子Ｂは出力端子、端子Ｃはワード
線であり３６のアドレス選択回路の出力の１本が接続さ
れ、端子りは書き込み制御回路２６から書き込み制御信
号が入力される。また第２図の中でＱ、〜Ｑ７はトラン
ジスタ、■、は定電流源、Ｒ，、Ｒ２は負荷抵抗であり
端子Ｅ　、Ｆにはそれぞれ第１．第２の基準電圧が与え
られる。

第２図に示した回路は、データ入力端子Ａ１出力端子Ｂ
１クロック入力端子りのラッチ回路であり、オープンエ
ミッタ出力端子Ｂより得られる信号の電位が、端子Ｃに
与えられる電位により制御できる様に、負荷抵抗が接続
される点を端子Ｃとし、ワード線として用いるものであ
る。すなわち、第２図に示したバッファレジスタを複数
集積し、出力端子をそれぞれ結線しても、選択されたバ
ッファレジスタすなわち、ワード線電位を”ＨＩＧＨ’
“に上げられたバッファレジスタの出力のみが取り出さ
れるものである。

以上、第１図２７〜３５に示したようなバッファレジス
タは、第２図に示した様に、簡単な回路構成で実現でき
るものである。

また、以上の説明では１画素を１ビツトデータとして説
明しているが、何ビットであっても、本発明は同様に実
現でき、また、局所領域の大きさに制限されないもので
ある。

発明の効果以上述べてきたように、本発明によれば、局所処理型画
像処理装置において、簡単な回路構成で局所画像データ
を順次アクセスする事が可能となり、実用的にきわめて
有用である。

【図面の簡単な説明】

第１図は本発明の画像処理装置の一実施例を示すブロッ
ク図、第２図は同実癩例装置に用いるバッファレジスタ
の回路図、第３図は従来のｌＪ！′ｉｉ像処理装置を示
すブロック図、第４図は従来の画像処理装置の動作を説
明するだめの説明図である。１・・・入力画（ｊＪ、２．３・・・・・ｎビットの１
ラインノフトレジスタ、４〜１２・・・・１ピツトの１
画素シフトレジスタ、２７〜３５　・・・・バッファレ
ジスタ、２６・・・・・書き込み制御回路３６、アドレ
ス選択回路、１３・・・・・プロセッサ。代理人の氏名　弁理士　中　尾　敏　男　ほか１名第２
図Ｃ第３図

Claims

【特許請求の範囲】

入力画像から順次取り出されるｘ×ｙ画素の局所領域デ
ータを一時的に記憶するｘ×ｙ個のレジスタと、該レジ
スタに記憶された画像データを処理する演算回路を有し
、前記ｘ×ｙ個のレジスタは、ｘ×ｙ画素の局所領域デ
ータの書き込みを同時に行なう様制御されるとともに、
各レジスタはそれぞれに対応したアドレス線を有し、か
つ各レジスタの出力は前記演算回路に入力される１本の
データ出力線に結線され、アドレス選択された１個のレ
ジスタからのみデータが前記演算回路に送られるように
制御される画像処理装置。