JPS62140459A - 読出専用メモリをイオン注入法を用いてプログラムする方法およびそれにより得られたｎｍｏｓ読出専用メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はＮＭＯ３読出専用メモリのイオン注入法によ
るプログラム方法およびそれにより得られるＮＭＯＳメ
モリに関する。

［従来の技術］ よく知られているように、読出専用メモリ（ＲＯＭ）は
いくつかの応用分野において用いられており、通常マイ
クロブロセ゛す内部において用いられるものの他に、固
体メモリ市場における関連の分野においても用いられて
いる。このようなＲＯＭは２つの技法に従って生産され
る。すなわち、ＮＡＮＤ論理を用いて実装密度を高める
か、Ｎ。

Ｒ論理を用いてアクセス速度を高めるかのいずれかであ
る。この２つのタイプのメモリを製造する方法は実質的
に異なっている。以下に、どのような場合でも最も広く
用いられているＮＯＲ論理メモリの製造方法についての
み説明する。

ＮＭＯＳ素子すなわちトランジスタを含むＮ。

Ｒゲートのマトリクスからなる読出専用メモリをプログ
ラムするために用いられる通常の方法は、適当なプログ
ラム用マスクを介してトランジスタのチャネル領域にボ
ロンイオンを注入をすることである。このようにして、
プログラム用マスクによって選択されたマトリクスのう
ちのいぐっかのトランジスタのしきい値電圧はボロン注
入のより、電源電圧の値よりも高い値にまで高められる
。したかって、これらのトランジスタはメモリを読出す
間“オフ”状態となる。

プログラム用マスクとして、特別なマスクを用いること
が可能であり、この場合、イオン注入プロセスは、トラ
ンジスタの製造における中間段階で実行される。また、
活性領域マスクを用いることもできる。この場合、プロ
グラムはトランジスタ製造の第１段階で実行される。し
かしながら、一般に、中間段階でプログラムおよびイオ
ン注入する方法を用いるのが好まれる。なぜなら、この
方法は、余分なマスクを必要とするものの、はるかに進
んだ段階での製造プロセスの間に行なわれるので、最終
製品メモリの納期を早めることができるからである。

しかしながら、電子素子をはるかに高密度に実装すると
いう傾向により、このプロセスを用いることができない
という問題か生じている。事実、この方法を連続して次
世代のＶＬＳＩ素子に用いることを妨げる物理的限界か
存在する。事実、スケーリング則（比例縮小則）によれ
ば、ゲート酸化膜の膜厚および接合深さを低減する必要
がある。

現在、たとえばＶＬＳ　１回路の生産において用いられ
ているような２μｍ長のトランジスタに対して、ゲート
酸化膜膜厚および接合深さに対する典型的な値は、それ
ぞれ３００−４ＣＩＯＡおよびＯ３３−０．４μｍであ
る。一方、ゲート酸化膜膜厚を薄くすれば、しきい値電
圧を電源電圧以上に増大するために必要とされるチャネ
ルにおけるボロン濃度を増加させる必要がある。このこ
とは正しくプログラムするために要求される。一方、チ
ャネル領域におけるボロン濃度が増大すれば、ドレイン
接合の耐圧（降伏電圧）が減少するが、このドレイン接
合耐圧は既に接合の大きな曲線により小さくされている
。

一方、この技法を用いて生産された読出専用メモリの動
作の信頼性を高めるためには、しきい値電圧および耐圧
の両者を電源電圧よりも高くする必要がある。この条件
は、現在砒素接合および５Ｖ電源電圧を用いたプロセス
に対するゲート酸化膜膜厚の低減限度を３００−３５０
Ａにおいている。

それゆえ、この発明の目的は上述のプログラム技法を超
大規模集積回路素子や現在の潮流に従った次世代素子に
対しても用いることができるようなＮＭＯＳ読出専用メ
モリをイオン注入法を用いてプログラムする方法を提供
することである。

上述の目的の範囲において、この発明の特定の目的は、
酸化層層厚を用いられる集積度に適合する値にまで低減
しても、作成されたＲＯＭの動作の信頼性を損なうこと
のない方法を提供することである。

この発明の小さからぬ目的は、既存の素子の製造方法と
同程度のコストを有するように、電子産業において一般
的である装置および技術を備えることができる本質的に
既に知られておりかつ用いられている１個の技術段階か
らなる上記方法を提供することである。

以下に明らかとなる上述の目的および他の目的と特徴は
、この発明に従ったイオン注入によりプログラムされた
ＮＭＯ３構成の読出専用メモリを製造するためのプロセ
スにより達成される。このプロセスは、複数個のＮＭＯ
Ｓ素子を製造するプロセスと、プログラムマスク用グリ
ッドを用いて上記ＮＭＯＳ素子の予め設定されたいくつ
かの素子のチャネル領域にボロンイオンを注入するプロ
セスとからなり、上記ボロンイオン注入は、上記予め設
定されたＮＭＯＳ素子のソース接合近傍にのみ行なわれ
ることを特徴とする。

この発明はまた超大規模集積度の場合においてもイオン
注入によりプログラムしても必要な動作の信頼性および
安全性を維持することのできるＮＭＯＳ読出専用メモリ
に関する。

複数個のＮＭＯＳ素子を備え、それらのうちのいくつか
の予め定められたものはチャネル領域にボロンを高濃度
に含む上記ＮＭＯＳ読出専用メモリは、ソース接合近傍
のチャネル領域にのみボロンを上記高濃度に有するとい
うことを特徴とする。

この発明は、集積度の増大と耐圧およびしきい値電圧両
者の保持という現在まで酸化層層厚に関して相矛盾する
と信じられていた２つの要件がチャネル領域の２つの相
異なる領域におけるボロン濃度に依存する２つの相異な
る現象に関係付けられるということを認識したことに基
づいている。これにより、上記チャネル領域に濃度を相
異ならせて不純物注入することにより、現在の技術によ
り設定されている限界以下にまでそれを低下させる・こ
とができる。特に、ソース接合に近接する領域のチャネ
ルにのみボロン濃度を増加させることにより、耐圧を低
下させることなく、しきい値電圧を増大させる（すなわ
ちゲート酸化膜膜厚が減少しても一定に保つ）ことが可
能となる。

さらなる特徴および利点は、以下に添付の図面を参照し
て詳細に行なわれるいくつかの好ましいが排他的でない
実施例の説明から明らかとなろう。

［発明の実施例］ 以下に、ＩＩＰ−（イオン注入によるプログラムされた
）ＮＭＯＳ読出専用メモリに対する発明に従った方法に
ついて２つの異なった実施例がその製造工程の中間段階
に関して説明される。さらに詳細には、２つの説明され
るプロセスは、ボロンの拡散係数が砒素のそれよりも大
きいということを利用している。しかしながらソース接
合に近接する領域のチャネル領域のみボロン濃度を増大
させるための他のシステムもまた、この発明の思想の範
囲内にある。

この発明に従う方法の第１の実施例は以下のものである
。まず最初に従来のＮＭＯＳプロセスが行なわれる。こ
のプロセスは活性帯域マスク、いくつかのイオン注入マ
スク、および直接コンタクトマスク工程のみならず、ゲ
ートを規定するためのポリシリコンマスク工程を備えて
いる。このようにして（第１図参照）、Ｐ型基板１、絶
縁酸化膜２および３、ポリシリコンゲート領域４からな
る初期構造が得られる。続いて、この発明に従って、プ
ログラム用マスク工程が行なわれ、これによりプログラ
ムされるべきトランジスタのソース領域においてのみ開
口部を有するマスクが得られる。このマスクは第１図に
おいてソースを形成する基板領域において開口部を有す
るレジスト層６によって規定される。次にプログラム用
のボロンイオン注入が行なわれる（第１図において概略
的に矢印７によって例示される）、これにより高濃度の
ボロンを有する薄い層１０が形成される。次に、レジス
ト層６が除去され、素子の正しい動作のために必要とさ
れるような、電源電圧より高い値にしきい値電圧を確実
に増加させるようなＰ＋型チャネル領域１０′を完成す
るために、ボロンの深さ方向および横方向の拡散が生じ
るような中間温度ないし高温下での処理が行なわれる。

この工程の終了後、第２図に例示されるような構造がこ
のようにして得られる。続いて、本発明の第１の実施例
に従って、プログラムされるべき素子のソース領域およ
びドレイ領域に高濃度の砒素イオン注入が行なわれる。

このイオン注入は第３図において矢印１１によって概略
的に示され、Ｎ型ソース領域１２およびドレイン領域１
２−を形成させる。次に、素子は標準的なＮＭＯＳ工程
により完成する。この標準的なＮＭＯＳ工程はコンタク
トのためのマスキング、メタライゼーション工程および
パッシベーション工程を含む。

これに代えて、軽くドープされたドレインを与えるプロ
セス（ＬＤＤ法）によって素子を得ることが望まれる場
合には、製造方法は、第２図において例示されるチャネ
ル領域内にボロンを拡散させるまで上で説明したように
実行し、これにより第４図の１０′で示されるチャネル
層を得るようにしてもよい。続いて、ソース領域および
ドレイン領域への砒素の１回の高濃度注入を行なうこと
に代えて、このイオン注入を第４図および第５図にそれ
ぞれ示されるように２つの段階で実行する。

すなわち、第４図に矢印１５により例示されるように、
燐または砒素の最初の軽いイオン注入を行なって、浅く
かつ軽くドープされたソース領域１６およびドレイン領
域１６゛を形成し、次にスペーサ製造工程を行なう。こ
の工程は、熱酸化膜成長法または化学気相成長法および
それに続くマスクを用いない異方性エツチング法による
従来法を用いて行なわれ、これによりゲート４の側壁に
保護領域２０が得られる（第５図参照）。

次に大きなドーズ量の砒素イオン注入（矢印１８）を行
なって、Ｎ型ソース領域１９およびドレイン領域１９′
が得られる。このブロモは上述のような従来の方法を用
いて完成する。

上述の説明から見られるように、この発明は完全に意図
する目的を達成している。事実、このプロセスおよｄメ
モリには１．ソース接合における高濃度のボロンにより
、適当な値のしきい値電圧を有することができ、一方、
ドレイン接合におけるチャネル領域の低濃度のボロンに
より降伏電圧（耐圧）の値を高く保つことができる。し
たがって、このようにプログラムされた読出専用メモリ
のＮＭＯＳ素子の高信頼度動作を確保しつつ、ゲート酸
化膜膜厚を先行技術のそれらよりも低いレベルにまで低
減することが可能となる。

さらに、上述の方法により、活性領域マスクを用いるこ
となくイオン注入によりプログラムすることが可能とな
り、これによりプログラムをかなり進んだ製造段階で行
なうことができ、既に上で述べられた納期の点で利点が
得られる。

さらに、この発明に従う製造プロセスは、既に知られて
いる技法を用いている製造工程を利用し、かつこのプロ
セスに対しては、電子産業において一般的である装置が
用いられているので、製造コストを同様の素子のそれら
と同程度に保つことができる。

このようにして創案された発明は数多くの変更および変
形例が可能であるが、それらのすべてはこの発明の思想
の範囲内にある。さらに詳細には。

上述の説明においては２つの特定的な方法の実施例のみ
が参照されたが、本願発明は高しきい値電圧と同時に高
耐圧を達成するために、ドレイン領域に対してソース接
合におけるチャネルのより重いドープを含むどのような
実施例をも含むように向けられている。

さらに、すべての詳細は、他の技術的に等価なものと置
換えることが可能である。

【図面の簡単な説明】

第１図はこの発明の方法の第１段階におけるＮＭＯＳ素
子すなわちトランジスタが製造されるべき半導体チップ
の一部分の断面構造を示す図である。第２図は第１図に
続く製造段階の第１図のそれと同様の断面構造を示す図
である。第３図はこの発明の方法の第１の実施例の第３
段階を例示する他の断面構造を示す図である。第４図は
特別な素子を製造するためのこの発明の方法の第２の実
施例による第３図のそれに代わる第３の製造段階を例示
する同様の断面構造を示す図である。第５、　　図は第
４図のものに続く第２の実施例のさらに後の工程の段階
を示す図である。 図において、１は半導体基板、２は絶縁酸化膜、３はゲ
ート酸化膜、４はゲート、６はレジスト、１０．１０′
、１０’はソース接合近傍のイオン注入されたチャネル
層、１２．１９はソース領域、１２′、１９’　はドレ
イン領域、２０は保護膜（スペーサ）である。 、　　なお、図中、同一符号は同一または相当部分を示
す。 特許出願人　エッセ・ジ・エツセ・ミクロエレット口二
一カ・エツセ争ヒ・ア

Claims (6)

【特許請求の範囲】
1. （１）各ドレイン領域およびソース領域と、少なくとも
   前記ソース領域とドレイン領域との間の部分にまで延び
   るチャネル領域とを有する複数個のＮＭＯＳ素子からな
   るＮＭＯＳ読出専用メモリをイオン注入法によりプログ
   ラムする方法であって、 前記ＮＭＯＳ素子のうちオフ状態にプログラムされるべ
   き選択されたいくつかの前記ソース領域に隣接する部分
   において前記チャネル領域がより重くドープされている
   ことを特徴とする、イオン注入法によりプログラムする
   方法。
2. （２）前記選択されたＮＭＯＳ素子に対して前記ソース
   領域に隣接する前記部分においてのみ前記チャネル領域
   に対するボロンイオン注入工程を備えることを特徴とす
   る、特許請求の範囲第１項記載の方法。
3. （３）半導体本体上にゲート領域を形成する工程と前記
   半導体本体内にドレインおよびソース領域を形成する工
   程とを含むＮＭＯＳ読出専用メモリを製造するための方
   法において、 前記ゲート領域の形成後に、前記半導体本体上にわたっ
   て延び、かつ前記ソース領域が形成されるべき領域の前
   記半導体本体に選択的に対向するプログラム用開口部を
   有するプログラム用マスクを用いて前記半導体本体に対
   しプログラムマスキングを行なう工程と、 前記ソース領域およびドレイン領域の前記形成の前に、
   前記プログラム用開口部においてボロンイオンを注入し
   かつ前記チャネル領域において選択的にボロンを拡散さ
   せる工程とを備え、 それにより前記選択されたＮＭＯＳ素子の前記チャネル
   領域は前記ソース領域に隣接する前記部分において前記
   ドレイン領域に隣接する部分よりも重くドープされてい
   ることを特徴とする、特許請求の範囲第１項または第２
   項記載の方法。
4. （４）前記選択的なボロン拡散工程の後に前記ドレイン
   およびソース領域が形成されるべき前記半導体領域本体
   に砒素を重くイオン注入することを特徴とする、特許請
   求の範囲第３項記載の方法。
5. （５）前記選択的なボロン拡散工程の後に、前記ドレイ
   ンおよびソース領域が形成されるべき領域への第１のＮ
   型不純物イオンを注入する工程と、前記ゲート領域の横
   方向に酸化物スペーサを形成する工程と、軽くドープさ
   れたドレインを備える素子を得るために前記ドレインお
   よびソース領域へ第２のＮ型不純物イオンを注入する工
   程とを備えることを特徴とする、特許請求の範囲第３項
   記載の方法。
6. （６）各ドレイン領域およびソース領域と少なくともそ
   れらの間の部分にまで延びるチャネル領域とを有する複
   数個のＮＭＯＳ素子を備え、前記ＮＭＯＳ素子の選択さ
   れたいくつかは前記選択されたＮＭＯＳ素子をオフ状態
   にプログラムするためにチャネル領域において高濃度の
   不純物ドーパントを有しているＮＭＯＳ読出専用メモリ
   であって、 前記高濃度の不純物ドーパントは前記ソース領域（１２
   、１９）に隣接する部分（１０′、１０″）においての
   み前記チャネル領域（１）に与えられることを特徴とす
   る、ＮＭＯＳ読出専用メモリ。