JPS6214143B2 - - Google Patents
Info
- Publication number
- JPS6214143B2 JPS6214143B2 JP52127160A JP12716077A JPS6214143B2 JP S6214143 B2 JPS6214143 B2 JP S6214143B2 JP 52127160 A JP52127160 A JP 52127160A JP 12716077 A JP12716077 A JP 12716077A JP S6214143 B2 JPS6214143 B2 JP S6214143B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- input terminal
- reception
- multiplexer
- addition
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005540 biological transmission Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 2
- 238000011017 operating method Methods 0.000 description 1
Landscapes
- Transceivers (AREA)
- Superheterodyne Receivers (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
この発明はスーパーヘテロダイン式無線送受信
機において、送信周波数は一定に保持したままで
受信周波数のみを変移せしめるための受信周波数
オフセツト調整の動作を同一の主周波数調整器に
より共通に操作することにより、受信周波数オフ
セツト調整ツマミを除去することを目的とする。
第１図は無線送受信機の局部発振器として使用さ
れるフエーズロツクドループ（以下PLLと称す）
発振回路の一例であつて、電圧制御発振器VCO
の出力の一部はプログラマブルカウンタPCを通
して所定の分周を受け、位相検波器PDにより基
準周波数発生器FRの出力と位相比較して得た直
流分を、低域フイルタLPFを通して電圧制御発振
器VCOの周波数は基準周波数発生器FRと特定の
周波数関係にロツクされるよう動作する。
機において、送信周波数は一定に保持したままで
受信周波数のみを変移せしめるための受信周波数
オフセツト調整の動作を同一の主周波数調整器に
より共通に操作することにより、受信周波数オフ
セツト調整ツマミを除去することを目的とする。
第１図は無線送受信機の局部発振器として使用さ
れるフエーズロツクドループ（以下PLLと称す）
発振回路の一例であつて、電圧制御発振器VCO
の出力の一部はプログラマブルカウンタPCを通
して所定の分周を受け、位相検波器PDにより基
準周波数発生器FRの出力と位相比較して得た直
流分を、低域フイルタLPFを通して電圧制御発振
器VCOの周波数は基準周波数発生器FRと特定の
周波数関係にロツクされるよう動作する。
この電圧制御発振器VCOの周波数を変えるの
はプログラマブルカウンタPCの分周比を変えて
行うが、プログラマブルカウンタPCと同形式の
コードを出力する加／減算カウンタ１をプログラ
マブルカウンタPCのプログラム入力端子に接続
し、加／減算カウンタ１には主周波数調整器２に
より発生する電気パルス信号を加算または減算端
子に入力してパルス数を積算することによりなし
得る。この方式では送信周波数と受信周波数は完
全に同一となるが、実際に通信においては相手方
の周波数の変動に追従したり、混信対応のため、
送受信機の送信周波数を変えることなく、受信周
波数のみを変え得る受信周波数オフセツト調整ツ
マミとその動作のためのスイツチを設けることが
多いものである。このツマミはクラリフアイアま
たはPITとも呼ばれ、最近の送受信機では具備す
ることが多いが、常時使用するものでは無いの
で、本発明のごとく主周波数と共通にすること
は、パネルのスペース節約と操作手順の合理化に
極めて有効である。
はプログラマブルカウンタPCの分周比を変えて
行うが、プログラマブルカウンタPCと同形式の
コードを出力する加／減算カウンタ１をプログラ
マブルカウンタPCのプログラム入力端子に接続
し、加／減算カウンタ１には主周波数調整器２に
より発生する電気パルス信号を加算または減算端
子に入力してパルス数を積算することによりなし
得る。この方式では送信周波数と受信周波数は完
全に同一となるが、実際に通信においては相手方
の周波数の変動に追従したり、混信対応のため、
送受信機の送信周波数を変えることなく、受信周
波数のみを変え得る受信周波数オフセツト調整ツ
マミとその動作のためのスイツチを設けることが
多いものである。このツマミはクラリフアイアま
たはPITとも呼ばれ、最近の送受信機では具備す
ることが多いが、常時使用するものでは無いの
で、本発明のごとく主周波数と共通にすること
は、パネルのスペース節約と操作手順の合理化に
極めて有効である。
第２図はこの発明の一実施例のブロツク図であ
つて、加／減算カウンタ１の出力はマルチプレク
サ３のＡ入力端子とラツチ４を通してＢ入力端子
に加え、その出力Ｙ端子をもつてPLLのプログラ
マブルカウンタPCを制御するように構成する。
マルチプレクサ３は、セレクタ入力Ｓ端子の論理
電位の設定によりＡ、Ｂ入力端子のいずれかを選
択してＹ端子に出力するICであつて、例えば三
菱電機製M53357Pの如きものである。
つて、加／減算カウンタ１の出力はマルチプレク
サ３のＡ入力端子とラツチ４を通してＢ入力端子
に加え、その出力Ｙ端子をもつてPLLのプログラ
マブルカウンタPCを制御するように構成する。
マルチプレクサ３は、セレクタ入力Ｓ端子の論理
電位の設定によりＡ、Ｂ入力端子のいずれかを選
択してＹ端子に出力するICであつて、例えば三
菱電機製M53357Pの如きものである。
またラツチ４はクロツク入力の論理電位の設定
により、入力をそのまま出力する状態と、入力に
係わらずに一定出力を保持する状態とを選択する
ことができるICであつて、例えば三菱電機製
M53275Pの如きものである。この回路の動作とし
ては受信周波数オフセツト調整スイツチ５を
OFFとした場合に、加／減算カウンタ１の出力
はラツチ４とマルチプレクサ３を通過してPLLを
制御する。前記例示品についてはＳ入力Ｔ入力共
に論理電位をＨとすればよい。次にスイツチ５を
ONにした場合には、送受信の切替操作と同期し
て作動する送受切替スイツチ６によりマルチプレ
クサ３のＳ入力は受信時はＬ、送信時はＨとし、
ラツチ４のＴ入力はＬとすることにより、受信時
にはプログラマブルカウンタ１の出力はラツチ４
に記憶保持されて、プログラマブルカウンタ１の
出力がそのままPLLに加えられる。従つてこの状
態で主周波数調整器２を調整すればPLL発振器の
周波数が変化してこれに対応する受信周波数も変
化するが、送信状態ではマルチプレクサ３の出力
はＢ入力側に接続されてラツチ４の記憶する元の
コードをPLLに与えて元の発振周波数を保持する
ものである。上述のブロツク図にて明らかなよう
に、受信周波数オフセツト調整ツマミを別個に設
ける代りに主周波数調整器により受信周波数のオ
フセツト調整を行なうので、スペースの節約と取
扱いの簡素化に稗益することは大である。
により、入力をそのまま出力する状態と、入力に
係わらずに一定出力を保持する状態とを選択する
ことができるICであつて、例えば三菱電機製
M53275Pの如きものである。この回路の動作とし
ては受信周波数オフセツト調整スイツチ５を
OFFとした場合に、加／減算カウンタ１の出力
はラツチ４とマルチプレクサ３を通過してPLLを
制御する。前記例示品についてはＳ入力Ｔ入力共
に論理電位をＨとすればよい。次にスイツチ５を
ONにした場合には、送受信の切替操作と同期し
て作動する送受切替スイツチ６によりマルチプレ
クサ３のＳ入力は受信時はＬ、送信時はＨとし、
ラツチ４のＴ入力はＬとすることにより、受信時
にはプログラマブルカウンタ１の出力はラツチ４
に記憶保持されて、プログラマブルカウンタ１の
出力がそのままPLLに加えられる。従つてこの状
態で主周波数調整器２を調整すればPLL発振器の
周波数が変化してこれに対応する受信周波数も変
化するが、送信状態ではマルチプレクサ３の出力
はＢ入力側に接続されてラツチ４の記憶する元の
コードをPLLに与えて元の発振周波数を保持する
ものである。上述のブロツク図にて明らかなよう
に、受信周波数オフセツト調整ツマミを別個に設
ける代りに主周波数調整器により受信周波数のオ
フセツト調整を行なうので、スペースの節約と取
扱いの簡素化に稗益することは大である。
第１図はスーパーヘテロダイン式無線送受信機
の局部発振器として使用されるPLL発振器のブロ
ツク図であつて、第２図はこの発明の一実施例を
示すブロツク図である。 １……加／減算カウンタ、２……主周波数調整
器、３……マルチプレクサ、４……ラツチ、５…
…受信周波数オフセツト調整スイツチ、６……送
受切替スイツチ。
の局部発振器として使用されるPLL発振器のブロ
ツク図であつて、第２図はこの発明の一実施例を
示すブロツク図である。 １……加／減算カウンタ、２……主周波数調整
器、３……マルチプレクサ、４……ラツチ、５…
…受信周波数オフセツト調整スイツチ、６……送
受切替スイツチ。
Claims (1)
- １ 電圧制御発振器VCOとプログラマブルカウ
ンタPCと基準周波数発生器FRと位相検波器PD
および低域フイルタLPFよりなるフエーズロツク
ドループ発振器を局所発振器に用いたスーパーヘ
テロダイン式無線送受信機において、プログラマ
ブルカウンタPCの入力端子とマルチプレクサ３
のＹ端子とを結線し、マルチプレクサ３のＡ入力
端子へは加／減算カウンタ１の出力側と結線しＢ
入力端子へはラツチ４を介して加／減算カウンタ
１の出力側へ結線して、加／減算カウンタ１の入
力端子へは主周波数調整器２と結線し、マルチプ
レクサ３のＳ端子とラツチ４のＴ端子へは夫々送
受切替スイツチ６を結線した受信周波数オフセツ
ト調整スイツチ５へ結線して、受信周波数オフセ
ツトスイツチ５の操作により送信周波数は一定に
保持したままで受信周波数のみを変移させて受信
周波数調整の動作を同一の主周波数調整器２によ
り共通に操作するようにしたことを特徴とする受
信周波数のオフセツト調整方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12716077A JPS5460511A (en) | 1977-10-22 | 1977-10-22 | System for commonly using fine receiving frequency control in main frequency controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12716077A JPS5460511A (en) | 1977-10-22 | 1977-10-22 | System for commonly using fine receiving frequency control in main frequency controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5460511A JPS5460511A (en) | 1979-05-16 |
| JPS6214143B2 true JPS6214143B2 (ja) | 1987-03-31 |
Family
ID=14953114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12716077A Granted JPS5460511A (en) | 1977-10-22 | 1977-10-22 | System for commonly using fine receiving frequency control in main frequency controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5460511A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2697322B2 (ja) * | 1991-02-21 | 1998-01-14 | 富士通株式会社 | 位相同期回路 |
-
1977
- 1977-10-22 JP JP12716077A patent/JPS5460511A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5460511A (en) | 1979-05-16 |
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