JPS62144242A - 加算回路 - Google Patents
加算回路Info
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- JPS62144242A JPS62144242A JP28517085A JP28517085A JPS62144242A JP S62144242 A JPS62144242 A JP S62144242A JP 28517085 A JP28517085 A JP 28517085A JP 28517085 A JP28517085 A JP 28517085A JP S62144242 A JPS62144242 A JP S62144242A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、加算回路に関するものである。
第２図は従来の全加算器の例で、ＴＴＬ構成のテキサス
インスツルメンツ社ｆｆｓ＋＋ｙ４ｓ３Ａ高速桁上げ全
もつ４ビツト全加算器の論理図であり、第３図は前記５
Ｎ７４Ｂ３Ａの高速桁上けに係る論理部分を抽出したも
のである。第２図、第３図において（ＣＯ）は前記全加
算器への桁上げ入力信号、（ｈｌ）−（Ａ４）は加数入
力Ｍ号、（Ｂ１）〜（Ｂ４）は被加数入力信号、（Ｓｌ
）〜（Ｂ４）はオロ信号、（Ｃ４）は前記全加算器から
の桁上げ信号である。（ＧＲ，）〜（ＧＲｓ ）Ｕ Ｎ
ＯＲ型論理回路、（ＧＤ２ ）〜（ＧＤｓ）はＨＡＮＤ
型論理回路、（ＧＮ４）は反転型論理回路、（’ｏｎｌ
）は非反転型論理回路、（ＧＡｌ）〜（ａｐ、４）はＡ
ＮＤ型論理回路を示す。
インスツルメンツ社ｆｆｓ＋＋ｙ４ｓ３Ａ高速桁上げ全
もつ４ビツト全加算器の論理図であり、第３図は前記５
Ｎ７４Ｂ３Ａの高速桁上けに係る論理部分を抽出したも
のである。第２図、第３図において（ＣＯ）は前記全加
算器への桁上げ入力信号、（ｈｌ）−（Ａ４）は加数入
力Ｍ号、（Ｂ１）〜（Ｂ４）は被加数入力信号、（Ｓｌ
）〜（Ｂ４）はオロ信号、（Ｃ４）は前記全加算器から
の桁上げ信号である。（ＧＲ，）〜（ＧＲｓ ）Ｕ Ｎ
ＯＲ型論理回路、（ＧＤ２ ）〜（ＧＤｓ）はＨＡＮＤ
型論理回路、（ＧＮ４）は反転型論理回路、（’ｏｎｌ
）は非反転型論理回路、（ＧＡｌ）〜（ａｐ、４）はＡ
ＮＤ型論理回路を示す。
次に動作について説明する。前記桁上げ信号Ｃ４が発生
しＣ４＝１となる場合はＮＯＲ型論理回路（ＣＲＳ）の
出力がゝゝｌ″となる場合で前記Ｎ ＯＲ型論理回路（
ＯＲ５）の入力がすべてゝゝ○〃であり、すなわち非反
転型論理回路（ＧＢｌ ）及びＡＮＤ型論理回路（ＧＡ
Ｉ）〜（ＧＡ４）の出力がすべてゝゝ０″となる場合で
前記非反転型論理回路（ＧＢｌ）の入力はゝゝＯ″、ま
た前記ＡＮＤ型論理回路（ＧＡ、）〜（ＧＡ４）の入力
のうち少なくともひとつの入力がゝゝ０″となる場合で
ある。別記の場合を満たすべく ＮＯＲ型論理回路（Ｇ
Ｒｐ）〜（ＯＲ４）、ＮＡＮＤ型論理回路（ＧＤ２）〜
（ＧＤ５）の出力を考慮して、加数入力信号（Ａ１）〜
（Ａ４）、被加数入力信号（Ｂ１）〜（Ｂ４）及び桁上
げ入力信号（Ｃｏ）２＠４図の真理値表に示す。前記第
４図の真理値表においてゝ″０４″は前記桁上げ信号を
示し、１１Ｘ ＬＬは値がゝゝ□Ｉｔ （Ｓ １１／の
どちらでも良いことを示す。その他の符号はそれぞれ前
記入力信号に対応する。
しＣ４＝１となる場合はＮＯＲ型論理回路（ＣＲＳ）の
出力がゝゝｌ″となる場合で前記Ｎ ＯＲ型論理回路（
ＯＲ５）の入力がすべてゝゝ○〃であり、すなわち非反
転型論理回路（ＧＢｌ ）及びＡＮＤ型論理回路（ＧＡ
Ｉ）〜（ＧＡ４）の出力がすべてゝゝ０″となる場合で
前記非反転型論理回路（ＧＢｌ）の入力はゝゝＯ″、ま
た前記ＡＮＤ型論理回路（ＧＡ、）〜（ＧＡ４）の入力
のうち少なくともひとつの入力がゝゝ０″となる場合で
ある。別記の場合を満たすべく ＮＯＲ型論理回路（Ｇ
Ｒｐ）〜（ＯＲ４）、ＮＡＮＤ型論理回路（ＧＤ２）〜
（ＧＤ５）の出力を考慮して、加数入力信号（Ａ１）〜
（Ａ４）、被加数入力信号（Ｂ１）〜（Ｂ４）及び桁上
げ入力信号（Ｃｏ）２＠４図の真理値表に示す。前記第
４図の真理値表においてゝ″０４″は前記桁上げ信号を
示し、１１Ｘ ＬＬは値がゝゝ□Ｉｔ （Ｓ １１／の
どちらでも良いことを示す。その他の符号はそれぞれ前
記入力信号に対応する。
自ｊＩ記第４図に示きれる前記加数入力信号（Ａ１）〜
（Ａ４）、前記被加数人力信号（Ｂ１）〜（Ｂ４）’ｉ
満たさないときには桁上げ信号（Ｃ４〕は発生しない。
（Ａ４）、前記被加数人力信号（Ｂ１）〜（Ｂ４）’ｉ
満たさないときには桁上げ信号（Ｃ４〕は発生しない。
従来の高速桁上げ回路をもつ全加算器は、高速桁上げに
係る論理が複雑となり、この回路をＣＭＯ３型半導体で
構成した場合、前記ＮＯＲ型論理回路（ＯＲ５）のよう
な入力数の多い論理口ｆｉｔ多数用いると、トランジス
タ数が増加し加算時間が遅れるなどの問題点があった。
係る論理が複雑となり、この回路をＣＭＯ３型半導体で
構成した場合、前記ＮＯＲ型論理回路（ＯＲ５）のよう
な入力数の多い論理口ｆｉｔ多数用いると、トランジス
タ数が増加し加算時間が遅れるなどの問題点があった。
この発明は、このような問題点を考慮してなされたもの
で加算時間を高速化した加算回路を得ることを目的とす
るものである。
で加算時間を高速化した加算回路を得ることを目的とす
るものである。
この発明に係る加算回路は、全加算器ｉＮ個並べた全加
算器群の桁上げの有無に応じて前記全加算器群からの桁
上げ信’ｊ） Ｃ４と前記全加算器群への桁上は入力信
’ｊＪｃｏと’ｋ ＭＯＳ型トランジスタにより構成さ
れる伝達ゲート回路を開閉することにより選択し、出力
することができるようにしたものである。
算器群の桁上げの有無に応じて前記全加算器群からの桁
上げ信’ｊ） Ｃ４と前記全加算器群への桁上は入力信
’ｊＪｃｏと’ｋ ＭＯＳ型トランジスタにより構成さ
れる伝達ゲート回路を開閉することにより選択し、出力
することができるようにしたものである。
この発明における桁上は出力は、Ｎ個並べた全加算器群
において全加算器の桁上げ伝搬信号のすべてがゝゝ１１
／となれば、第１段の桁上は入力信８をそのまま第Ｎ段
の桁上げ信号として出力する。前記桁上げ伝搬信号のう
ち少なくともひとつがゝゝ０″であれば第Ｎ段の桁上げ
信号を出力する。
において全加算器の桁上げ伝搬信号のすべてがゝゝ１１
／となれば、第１段の桁上は入力信８をそのまま第Ｎ段
の桁上げ信号として出力する。前記桁上げ伝搬信号のう
ち少なくともひとつがゝゝ０″であれば第Ｎ段の桁上げ
信号を出力する。
第１図に、この発明に係る加算回路の回路構成の一実施
例を示す。回路はすべてＣＭＯＳ回路構成とする。（１
）〜（４）は４ビツトの全加算器による全加算器群であ
る。
例を示す。回路はすべてＣＭＯＳ回路構成とする。（１
）〜（４）は４ビツトの全加算器による全加算器群であ
る。
（Ｇ Ｄ １）は桁上げ発生信号Ｇを発生するＮＡＮＤ
型論理回路、（ＴＧ、）、（ＴＧ２）は桁上げ信号を選
択するＣＭＯ３型Ｏ３ゲート回路、（ＧＮｌａ、Ｉｂ）
、 （０Ｍ２ ）は桁信号全波形整形または増幅するた
めの反転型論理回路、（ＧＮ３）は前記ＣＭＯＳ型Ｏ８
ゲート回路（ＴＧｌ）。
型論理回路、（ＴＧ、）、（ＴＧ２）は桁上げ信号を選
択するＣＭＯ３型Ｏ３ゲート回路、（ＧＮｌａ、Ｉｂ）
、 （０Ｍ２ ）は桁信号全波形整形または増幅するた
めの反転型論理回路、（ＧＮ３）は前記ＣＭＯＳ型Ｏ８
ゲート回路（ＴＧｌ）。
（ＴＧ２）全制御するための反転型論理回路である。
（ＣＯ）は加算回路に入力される桁上は入力信号、 （
Ａｌ）〜（Ａ４〕は加数入力信号、（Ｂ１）〜（Ｂ４）
は被加数人力信号、（Ｓｌ）〜（Ｂ４）は和信号、（１
）は前記全加算器群からの桁上げ信号、（Ｐｌ）〜（Ｂ
４）は桁上げ伝搬信号、（ｎ）は桁上げ発生信号、（Ｃ
４）は前記加算回路からの桁上げ信号である。なお、（
ロ）は前記加算回路への桁上げ入力信％ＣＯの、（Ｇ）
は桁上は発生信号Ｇのそれぞれ反転信号を意味する。
Ａｌ）〜（Ａ４〕は加数入力信号、（Ｂ１）〜（Ｂ４）
は被加数人力信号、（Ｓｌ）〜（Ｂ４）は和信号、（１
）は前記全加算器群からの桁上げ信号、（Ｐｌ）〜（Ｂ
４）は桁上げ伝搬信号、（ｎ）は桁上げ発生信号、（Ｃ
４）は前記加算回路からの桁上げ信号である。なお、（
ロ）は前記加算回路への桁上げ入力信％ＣＯの、（Ｇ）
は桁上は発生信号Ｇのそれぞれ反転信号を意味する。
次に、この回路の動作を説明する。・（１）〜（４）の
各全加算器は、加数人力値８Ａ、被加数入力信号Ｂ。
各全加算器は、加数人力値８Ａ、被加数入力信号Ｂ。
桁上げ入力信号Ｃｉｎに応じて、和信号Ｓ９桁上は信号
Ｃｏｕｔ及び桁上げ伝搬信号ＰＫ−１生ずる。
Ｃｏｕｔ及び桁上げ伝搬信号ＰＫ−１生ずる。
前記全加算器のすべてが桁上は信号ＣＯｕｔ’＝ｇ生ぜ
ず桁上げ伝搬信号（Ｐｌ）、 （ｐ’；ｚ）、 （Ｂ３
）、 （Ｂ４）のすべてがゝゝ１″となると、前記桁上
は伝搬信号（ＰＩ）。
ず桁上げ伝搬信号（Ｐｌ）、 （ｐ’；ｚ）、 （Ｂ３
）、 （Ｂ４）のすべてがゝゝ１″となると、前記桁上
は伝搬信号（ＰＩ）。
（Ｂ２）、 （Ｂ３）、 （Ｂ４）の１“は信号線０ｏ
７）、 （１ｏ８）。
７）、 （１ｏ８）。
（ｘｏ９）、 （１１ｏ）ｉそれぞれ介して、桁上げ発
生信号Ｇを発生するＨＡＮＤ型論理回路（ＧＤＩ）の入
力に伝わり、前記ＮＡＮＤ型論理回路（ＧＤ、）かや１
１上は発生信に）（Ｇ）ゝ′″Ｏ″金余生する。前記桁
上は発生信号（Ｇ）ゝゝ□ Ｌｌは信号線（１１１）
’ｉ介して、ＣＭＯＳｕ伝達ゲート回路（ＴＧＩ）、
（ＴＧ２）に伝えられる。祉だ、反転型論理回路（ＧＩ
３）により発生した前記桁上は発生信号（Ｇ）ゝゝ０″
の反転信号（Ｇ）′″ゝ１″は信号線（１１２）を介し
て前記伝達ゲート回路（ＴＧｌ）、 （ＴＧ２）に伝え
られる。前記桁上げ発生信％（Ｇ）’１０″のときは前
記伝達ゲート回路（ＴＧＩ）はゝゝＯＦＦ”状態となり
、前記伝達ゲート回路（ＴＧ２）はゝゝＯＮ″状態とな
る。ゆえに第１段の前記全加算器への桁上げ入力信号（
ｃｏ）は信号線（１０１）を介し反転型論理回路（ＧＮ
１ ｂ）により反転信号（’Ｃｏ）となり信号線（１
０２ｂ）を搬送されゝゝＯＮ７′状態にある前記伝達ゲ
ート回路（ＴＧ２）’ｔ＝通喫尚し、信号線（１０３）
を介して反転型論理回路（ＧＮ２）により反転信％（ｃ
ｏ）になり信８線（１０４）を介して桁上げ信号（Ｃ４
）となる。すなわち、桁上は伝搬信８Ｐのすべてがゝゝ
１″となれば桁上げ入力信号ＣＯが前記全加算器群を通
過せずにそのま１加算回路の桁上げ信号Ｃ４となる。
生信号Ｇを発生するＨＡＮＤ型論理回路（ＧＤＩ）の入
力に伝わり、前記ＮＡＮＤ型論理回路（ＧＤ、）かや１
１上は発生信に）（Ｇ）ゝ′″Ｏ″金余生する。前記桁
上は発生信号（Ｇ）ゝゝ□ Ｌｌは信号線（１１１）
’ｉ介して、ＣＭＯＳｕ伝達ゲート回路（ＴＧＩ）、
（ＴＧ２）に伝えられる。祉だ、反転型論理回路（ＧＩ
３）により発生した前記桁上は発生信号（Ｇ）ゝゝ０″
の反転信号（Ｇ）′″ゝ１″は信号線（１１２）を介し
て前記伝達ゲート回路（ＴＧｌ）、 （ＴＧ２）に伝え
られる。前記桁上げ発生信％（Ｇ）’１０″のときは前
記伝達ゲート回路（ＴＧＩ）はゝゝＯＦＦ”状態となり
、前記伝達ゲート回路（ＴＧ２）はゝゝＯＮ″状態とな
る。ゆえに第１段の前記全加算器への桁上げ入力信号（
ｃｏ）は信号線（１０１）を介し反転型論理回路（ＧＮ
１ ｂ）により反転信号（’Ｃｏ）となり信号線（１
０２ｂ）を搬送されゝゝＯＮ７′状態にある前記伝達ゲ
ート回路（ＴＧ２）’ｔ＝通喫尚し、信号線（１０３）
を介して反転型論理回路（ＧＮ２）により反転信％（ｃ
ｏ）になり信８線（１０４）を介して桁上げ信号（Ｃ４
）となる。すなわち、桁上は伝搬信８Ｐのすべてがゝゝ
１″となれば桁上げ入力信号ＣＯが前記全加算器群を通
過せずにそのま１加算回路の桁上げ信号Ｃ４となる。
前記（１）〜（４）の各全加算器のうち少なくともひと
つに桁上げが余生し桁上は伝搬信号（Ｐｌ）〜（Ｐ４）
のうち少なくともひとつがゝゝｏ〃となると、前記桁上
げ伝搬信号（Ｐ）ゝゝ□ ＩＩは（Ｎ号線（１ｏ四〜（
ユニＯ）の少なくともひとつを介して桁上げ発生信号Ｇ
ｋＰ生するＮＡＮＤ型論理回路（ＧＩ）ｌ）の入力の少
なくともひとつに入力され、前記Ｎ Ａ、 Ｎ Ｄ型論
理回路（’ＣＤＩ）は桁上は発生信号（Ｇ）１１１″を
発生する。前記桁上げ発生信号（Ｇ）ゞゝ１″は信号線
（１１１）を介してＣＭＯ３型Ｏ３ゲート回路（Ｔａ１
）、 （Ｔ０２）に伝えられる。また反転型論理回路（
ＧＩ３）により発生した前記桁上げ定生信８（Ｇ）’１
１″の反転信号（Ｇ）１１０″は信号線（１１２）を介
して前記伝達ゲート回路（ＴＧｌ）、（ＴＧ２）に伝え
られる。前記桁上げ発生信′５＋（Ｇ）′１″のときは
前記伝達ゲート回路（ＴＧＩ）はゝＸＯＮ″状態となり
、前記伝達ゲート回路（ＴＧ２）はゝゝＯＥ’Ｆ”状態
となる。ゆえに全加算器群の桁上げ出力（Ｃ４）は信Ｊ
ｉ５′線（１０６）を介してゝゝＯＮ″状態にある前記
伝達ゲート回路（ＴＧ、）を通過し信号線（１０３）
’に介して反転型論理回路１’ＧＮ２）により反転信号
（Ｃ４）となり信号線０ｏ４）ｆ介して桁上げ信％ （
Ｃ４）となる。すなわち全加算器のうち少なくともひと
つに桁上げが発生すると全加算器群の桁上は出力Ｃ４が
、加算回路の桁上げ信８０４となる。
つに桁上げが余生し桁上は伝搬信号（Ｐｌ）〜（Ｐ４）
のうち少なくともひとつがゝゝｏ〃となると、前記桁上
げ伝搬信号（Ｐ）ゝゝ□ ＩＩは（Ｎ号線（１ｏ四〜（
ユニＯ）の少なくともひとつを介して桁上げ発生信号Ｇ
ｋＰ生するＮＡＮＤ型論理回路（ＧＩ）ｌ）の入力の少
なくともひとつに入力され、前記Ｎ Ａ、 Ｎ Ｄ型論
理回路（’ＣＤＩ）は桁上は発生信号（Ｇ）１１１″を
発生する。前記桁上げ発生信号（Ｇ）ゞゝ１″は信号線
（１１１）を介してＣＭＯ３型Ｏ３ゲート回路（Ｔａ１
）、 （Ｔ０２）に伝えられる。また反転型論理回路（
ＧＩ３）により発生した前記桁上げ定生信８（Ｇ）’１
１″の反転信号（Ｇ）１１０″は信号線（１１２）を介
して前記伝達ゲート回路（ＴＧｌ）、（ＴＧ２）に伝え
られる。前記桁上げ発生信′５＋（Ｇ）′１″のときは
前記伝達ゲート回路（ＴＧＩ）はゝＸＯＮ″状態となり
、前記伝達ゲート回路（ＴＧ２）はゝゝＯＥ’Ｆ”状態
となる。ゆえに全加算器群の桁上げ出力（Ｃ４）は信Ｊ
ｉ５′線（１０６）を介してゝゝＯＮ″状態にある前記
伝達ゲート回路（ＴＧ、）を通過し信号線（１０３）
’に介して反転型論理回路１’ＧＮ２）により反転信号
（Ｃ４）となり信号線０ｏ４）ｆ介して桁上げ信％ （
Ｃ４）となる。すなわち全加算器のうち少なくともひと
つに桁上げが発生すると全加算器群の桁上は出力Ｃ４が
、加算回路の桁上げ信８０４となる。
前記の例において多入力ゲートは、１つの４人力Ｎ Ａ
Ｎ Ｄ型論理回路（ＧＤ’ｌ）で済み、第２図をその
まま０ＭＯＳ化した場合のトランジスタ数は１６４個で
、第１図の例ではトランジスタ数け１１６個である○ 上記の例では高速桁上げに係る回路全０ＭＯＳ回路構成
としたが、そのすべであるいは一部ｉｎＭＯ３あるいは
ｐＭ０８回路抱成としても良い。
Ｎ Ｄ型論理回路（ＧＤ’ｌ）で済み、第２図をその
まま０ＭＯＳ化した場合のトランジスタ数は１６４個で
、第１図の例ではトランジスタ数け１１６個である○ 上記の例では高速桁上げに係る回路全０ＭＯＳ回路構成
としたが、そのすべであるいは一部ｉｎＭＯ３あるいは
ｐＭ０８回路抱成としても良い。
以上のように、この発明によれば桁上げ信号を伝達ゲー
トにより選択する構成にしたので、ＭＯＳ型トランジス
タの数を最少限にし、加算時間を高速化する効果がある
。
トにより選択する構成にしたので、ＭＯＳ型トランジス
タの数を最少限にし、加算時間を高速化する効果がある
。
第１図はこの発明の構成回路の一実施例で、第２図は従
来の構成例を示し、第３図は第２図において高速桁上げ
に係る部分を抽出したものであり、第４図は桁上げ発生
の論理全示した真理値表である。また、図において、（
１）〜（４）は全加算器、（ＧＮｌａ、］ｂ）、 （Ｇ
Ｎ２）、 （ＧＩ３）は反転型論理回路、（ＧＤＩ）？
１ＮＡＮＤ型論理回路、（ＴＧＩ）、 （ＴＧ２）はＣ
ＭＯＳ伝達ゲート回路。 なお、図中同一符号は同一または相当部分を示すＯ
来の構成例を示し、第３図は第２図において高速桁上げ
に係る部分を抽出したものであり、第４図は桁上げ発生
の論理全示した真理値表である。また、図において、（
１）〜（４）は全加算器、（ＧＮｌａ、］ｂ）、 （Ｇ
Ｎ２）、 （ＧＩ３）は反転型論理回路、（ＧＤＩ）？
１ＮＡＮＤ型論理回路、（ＴＧＩ）、 （ＴＧ２）はＣ
ＭＯＳ伝達ゲート回路。 なお、図中同一符号は同一または相当部分を示すＯ
Claims (1)
- 加数入力信号Ａと被加数入力信号Ｂ及び桁上げ入力信号
Ｃ＿ｉ＿ｎの三つの入力を受けて、和信号Ｓと桁上げ伝
搬信号Ｐと桁上げ信号Ｃ＿ｏ＿ｕ＿ｔの三つを出力する
全加算器をＮ個並べた全加算器群において、第１の全加
算器の桁上げ入力信号Ｃ＿ｉ＿ｎは前記全加算器群への
桁上げ入力信号ＣＯとし、第１の全加算器からの桁上げ
信号Ｃ＿ｏ＿ｕ＿ｔは搬送線により第２の全加算器への
桁上げ入力信号Ｃ＿ｉ＿ｎとなり、第２の全加算器から
の桁上げ信号Ｃ＿ｏ＿ｕ＿ｔは搬送線により第３の全加
算器への桁上げ入力信号Ｃ＿ｉ＿ｎとなり、以下同様に
して第Ｎ段まで桁上げ信号は直列に接続され第Ｎの全加
算器の桁上げ信号Ｃ＿ｏ＿ｕ＿ｔは前記全加算器群から
の桁上げ信号ＣＮとし、全加算器からのＮ個の桁上げ伝
搬信号Ｐを入力することにより桁上げ発生信号Ｇを発生
するＮＡＮＤ型論理回路と、前記桁上げ発生信号Ｇによ
り前記全加算器群への桁上げ入力信号ＣＯと前記全加算
器群からの桁上げ信号ＣＮとを選択し通過せしめるＭＯ
Ｓ型トランジスタによる伝達ゲート回路と、前記桁上げ
入力信号ＣＯ及び前記桁上げ信号ＣＮを波形整形及び増
幅をするための反転型論理回路を設けることを特徴とす
る加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28517085A JPS62144242A (ja) | 1985-12-18 | 1985-12-18 | 加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28517085A JPS62144242A (ja) | 1985-12-18 | 1985-12-18 | 加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62144242A true JPS62144242A (ja) | 1987-06-27 |
Family
ID=17688004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28517085A Pending JPS62144242A (ja) | 1985-12-18 | 1985-12-18 | 加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62144242A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6382515A (ja) * | 1986-09-27 | 1988-04-13 | Toshiba Corp | 加算器 |
| JPH01244531A (ja) * | 1988-03-25 | 1989-09-28 | Fujitsu Ltd | 論理回路 |
| JPH02245925A (ja) * | 1989-03-20 | 1990-10-01 | Fujitsu Ltd | 論理回路 |
-
1985
- 1985-12-18 JP JP28517085A patent/JPS62144242A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6382515A (ja) * | 1986-09-27 | 1988-04-13 | Toshiba Corp | 加算器 |
| JPH01244531A (ja) * | 1988-03-25 | 1989-09-28 | Fujitsu Ltd | 論理回路 |
| JPH02245925A (ja) * | 1989-03-20 | 1990-10-01 | Fujitsu Ltd | 論理回路 |
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