JPS6214542U - - Google Patents
Info
- Publication number
- JPS6214542U JPS6214542U JP10458685U JP10458685U JPS6214542U JP S6214542 U JPS6214542 U JP S6214542U JP 10458685 U JP10458685 U JP 10458685U JP 10458685 U JP10458685 U JP 10458685U JP S6214542 U JPS6214542 U JP S6214542U
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- computer system
- performs
- dma controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Description
図は本考案の一実施例を示すブロツク図。
符号の説明、１……メモリ、１ａ，１ｂ，１ｃ
……メモリ領域、２ａ，２ｂ，４……ＤＭＡコン
トローラ、３……論理演算装置、３ａ，３ｂ……
入力レジスタ、３ｃ……論理演算部、３ｄ……出
力レジスタ。
……メモリ領域、２ａ，２ｂ，４……ＤＭＡコン
トローラ、３……論理演算装置、３ａ，３ｂ……
入力レジスタ、３ｃ……論理演算部、３ｄ……出
力レジスタ。
Claims (1)
- 【実用新案登録請求の範囲】 ２つのメモリ領域のデータを論理演算し、その
結果を第３のメモリ領域へ格納する処理を伴うコ
ンピユータシステムにおいて、 前記２つのメモリの各々よりデータを読み出す
第１、第２のＤＭＡコントローラと、 該ＤＭＡコントローラの各々より転送されるデ
ータを論理演算する論理演算装置と、 該論理演算装置より出力される演算結果を前記
第３のメモリへ転送する第３のＤＭＡコントロー
ラを設けたことを特徴とする直接メモリ転送装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10458685U JPS6214542U (ja) | 1985-07-09 | 1985-07-09 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10458685U JPS6214542U (ja) | 1985-07-09 | 1985-07-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6214542U true JPS6214542U (ja) | 1987-01-28 |
Family
ID=30978218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10458685U Pending JPS6214542U (ja) | 1985-07-09 | 1985-07-09 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6214542U (ja) |
-
1985
- 1985-07-09 JP JP10458685U patent/JPS6214542U/ja active Pending