JPS62145929A - デイジタルアナログ変換器 - Google Patents
デイジタルアナログ変換器Info
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- JPS62145929A JPS62145929A JP28560485A JP28560485A JPS62145929A JP S62145929 A JPS62145929 A JP S62145929A JP 28560485 A JP28560485 A JP 28560485A JP 28560485 A JP28560485 A JP 28560485A JP S62145929 A JPS62145929 A JP S62145929A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ディジタルアナログ変換器に関する。
ディジタル信号を入力して、このディジタル入力信号の
値をそれに対応するアナログ信号たとえば電圧または電
流等の電気量に変換するディジタルアナログ変換器（以
下Ｄ／Ａ変換器とする。）としては、特公昭５１−１４
４２３号公報に示されるようなものである。このＤ／Ａ
変換器は、第３図に示すように抵抗回路により重みづけ
を行なう分圧回路で構成されるものである。つまり、ｎ
ビットのレジスタ１ａ、および重みづけ抵抗Ｒ′□〜Ｒ
’２ｎ＋いスイッチ８０〜５ｎ−ｘ、定電圧発生器８か
ら構成されている。スイッチＳ。−５，−ｔは、レジス
タｌａの各々のビットと対応しており、レジスタｌａに
よって制御される。スイッチの番号に対応するレジスタ
ｌａのビットの内容が′″１′であれば、スイッチはオ
ンつまりのａ端とｂ端が接触し、対応するビットの内容
が％ Ｏｐであれば、スイッチはオフっまりａ端とＣ端
とがそれぞれ接触する。定電圧電［Ｖｓはオンとなった
スイッチを介して供給され、ｎビノドの２値信号で表わ
したディジタル入力信号Ｎに応じて、それらの並列抵抗
と抵抗Ｒ′２ｎ＋１とで分圧される。ディジタル入力信
号Ｎに対応するアナログ出力電圧■。（Ｎ）は抵抗Ｒ′
２ｎ＋１の電圧として出力される。
値をそれに対応するアナログ信号たとえば電圧または電
流等の電気量に変換するディジタルアナログ変換器（以
下Ｄ／Ａ変換器とする。）としては、特公昭５１−１４
４２３号公報に示されるようなものである。このＤ／Ａ
変換器は、第３図に示すように抵抗回路により重みづけ
を行なう分圧回路で構成されるものである。つまり、ｎ
ビットのレジスタ１ａ、および重みづけ抵抗Ｒ′□〜Ｒ
’２ｎ＋いスイッチ８０〜５ｎ−ｘ、定電圧発生器８か
ら構成されている。スイッチＳ。−５，−ｔは、レジス
タｌａの各々のビットと対応しており、レジスタｌａに
よって制御される。スイッチの番号に対応するレジスタ
ｌａのビットの内容が′″１′であれば、スイッチはオ
ンつまりのａ端とｂ端が接触し、対応するビットの内容
が％ Ｏｐであれば、スイッチはオフっまりａ端とＣ端
とがそれぞれ接触する。定電圧電［Ｖｓはオンとなった
スイッチを介して供給され、ｎビノドの２値信号で表わ
したディジタル入力信号Ｎに応じて、それらの並列抵抗
と抵抗Ｒ′２ｎ＋１とで分圧される。ディジタル入力信
号Ｎに対応するアナログ出力電圧■。（Ｎ）は抵抗Ｒ′
２ｎ＋１の電圧として出力される。
しかしながら、上述のようなものでは、スイッチと抵抗
網との組合せにより構成されるものであるので、重みづ
け抵抗Ｒ／、〜Ｒ’ ｚｎ＋ｚ の値に誤差があると、
ディジタル入力信号Ｎとアナログ出力電圧Ｖ。（Ｎ）と
の特性対応には、高精度の直線性が得られない。そこで
、高精度のＤ／Ａ変換器を得るためには、抵抗やスイッ
チを精度よく製作しなければならず、高精度の加工技術
が要求され、製作効率が悪くなっていた。
網との組合せにより構成されるものであるので、重みづ
け抵抗Ｒ／、〜Ｒ’ ｚｎ＋ｚ の値に誤差があると、
ディジタル入力信号Ｎとアナログ出力電圧Ｖ。（Ｎ）と
の特性対応には、高精度の直線性が得られない。そこで
、高精度のＤ／Ａ変換器を得るためには、抵抗やスイッ
チを精度よく製作しなければならず、高精度の加工技術
が要求され、製作効率が悪くなっていた。
本発明の目的は、回路を構成する要素の特性、精度の影
響を受は難いＤ／Ａ変換器を提供することにある。
響を受は難いＤ／Ａ変換器を提供することにある。
本発明のディジタル・アナログ変換器は第１図に示すよ
うに、ｎビットの２値信号で表わされたディジタル入力
信号を入力し、保持するレジスタ１と、このレジスタ１
に保持されたディジタル入力信号の値に比例したパルス
幅のパルスを一定周期で出力するパルス発生器２と、定
電圧発生器８の出力を用い、このパルス発生器２の出力
であるパルス振幅をほぼ一定値に整形するアナログスイ
ッチ３と、このアナログスイッチ３により整形されたパ
ルスの平均値を出力するフィルタ４とから成り、ディジ
タル入力信号の値をパルスのパルス幅に反映して、その
平均値をアナログ出力信号の出力値とするＤ／Ａ変換器
である。
うに、ｎビットの２値信号で表わされたディジタル入力
信号を入力し、保持するレジスタ１と、このレジスタ１
に保持されたディジタル入力信号の値に比例したパルス
幅のパルスを一定周期で出力するパルス発生器２と、定
電圧発生器８の出力を用い、このパルス発生器２の出力
であるパルス振幅をほぼ一定値に整形するアナログスイ
ッチ３と、このアナログスイッチ３により整形されたパ
ルスの平均値を出力するフィルタ４とから成り、ディジ
タル入力信号の値をパルスのパルス幅に反映して、その
平均値をアナログ出力信号の出力値とするＤ／Ａ変換器
である。
本発明の一実施例を第２図を参照して説明する。
アナログ変換するためのディジタル入力信号Ｎは、レジ
スタ１に入力され保持される。このレジスタ１へのディ
ジタル入力信号Ｎの更新は任意に行われるが、ディジタ
ル入力信号Ｎの更新中はデータ更新信号ＷＴが「Ｈ」と
なり、後述するようにレジスタ１からパルス発生器２へ
のディジタル入力信号Ｎのセットは禁止される。パルス
発生器２はカウンタ２１．２２、発振器２３、ＯＲ回路
２４およびＮ。
スタ１に入力され保持される。このレジスタ１へのディ
ジタル入力信号Ｎの更新は任意に行われるが、ディジタ
ル入力信号Ｎの更新中はデータ更新信号ＷＴが「Ｈ」と
なり、後述するようにレジスタ１からパルス発生器２へ
のディジタル入力信号Ｎのセットは禁止される。パルス
発生器２はカウンタ２１．２２、発振器２３、ＯＲ回路
２４およびＮ。
Ｒ回路２５から構成される。カウンタ２１は、そのデー
タ入力端子り。−Ｄｎにレジスタ１の出力が接続され、
ＮＯＲ回路２５の出力がｒＨＪとなると、レジスタ１に
保持されているディジタル入力信号Ｎをセットする。こ
こでＮ、ＯＲ回路２５はレジスタへ１のデータ更新信号
ＷＴとカウンタ２２の出力信号すとが共に「Ｌ」となっ
たときに出力信号Ｃを「■］」とする。このＮＯＲ回路
２５の出力信号Ｃはカウンタ２１のロード端子りに入力
される。またカウンタ２１はダウンカウンタであり、デ
ィジタル入力信号Ｎがセットされると、発振器２３がら
の発振パルスがクロック端子ＣＫ１に入力されるたびに
１っづ減算を行う。この間、カウンタ２１の出力信号ａ
１はｒＨＪである。そして、この出力信号ａ１はカウン
タ２１のカラン１−許可制御端子ＣＥ１に六カされ、自
らのカウントを許可するとともに、カウンタ２２のカウ
ントを許可するべくＯＲ回路２４に入力される。
タ入力端子り。−Ｄｎにレジスタ１の出力が接続され、
ＮＯＲ回路２５の出力がｒＨＪとなると、レジスタ１に
保持されているディジタル入力信号Ｎをセットする。こ
こでＮ、ＯＲ回路２５はレジスタへ１のデータ更新信号
ＷＴとカウンタ２２の出力信号すとが共に「Ｌ」となっ
たときに出力信号Ｃを「■］」とする。このＮＯＲ回路
２５の出力信号Ｃはカウンタ２１のロード端子りに入力
される。またカウンタ２１はダウンカウンタであり、デ
ィジタル入力信号Ｎがセットされると、発振器２３がら
の発振パルスがクロック端子ＣＫ１に入力されるたびに
１っづ減算を行う。この間、カウンタ２１の出力信号ａ
１はｒＨＪである。そして、この出力信号ａ１はカウン
タ２１のカラン１−許可制御端子ＣＥ１に六カされ、自
らのカウントを許可するとともに、カウンタ２２のカウ
ントを許可するべくＯＲ回路２４に入力される。
カウンタ２２は、自らの出力信号すとカウンタ２１の出
力信号ａ１とのいずれかがｒＨＪであることＯＲ回路２
４の出力信号で判断する。つまりＯＲ回路２４の出力信
号はカウンタ２２のカウント許可制御端子ＣＥ２に入力
される。カウンタ２２でもダウンカウンタであり、発振
器２３の出力がカウンタ２２のクロック端子ＧＫ２人力
されるたびに１づつ減算を行うものである。
力信号ａ１とのいずれかがｒＨＪであることＯＲ回路２
４の出力信号で判断する。つまりＯＲ回路２４の出力信
号はカウンタ２２のカウント許可制御端子ＣＥ２に入力
される。カウンタ２２でもダウンカウンタであり、発振
器２３の出力がカウンタ２２のクロック端子ＧＫ２人力
されるたびに１づつ減算を行うものである。
いまカウンタ２１．２２ともにカウント値が零であると
する。この状態では、各出力信号ａ１．ｂはｒＬＪであ
るので、カウンタ２１のカウント許可制御端子ＣＥ工の
入力はｒＬＪである。またＯＲ回路２４の出力ｒｌＪな
ので、カウンタ２２のカウント許可制御端子ＣＥ２の入
力は「Ｌ」である。よって、カウンタ２１．２２のカウ
ント動作は停止している。
する。この状態では、各出力信号ａ１．ｂはｒＬＪであ
るので、カウンタ２１のカウント許可制御端子ＣＥ工の
入力はｒＬＪである。またＯＲ回路２４の出力ｒｌＪな
ので、カウンタ２２のカウント許可制御端子ＣＥ２の入
力は「Ｌ」である。よって、カウンタ２１．２２のカウ
ント動作は停止している。
次に、この状態において、レジスタ１が更新中でないと
すると、データ更新信号ＷＴは「Ｌ」であり、一方、カ
ウンタ２２の出力信号すが「Ｌ」であるので、ＮＯＲ回
路２５の出力信号Ｃがｒ ＨＪとなる。
すると、データ更新信号ＷＴは「Ｌ」であり、一方、カ
ウンタ２２の出力信号すが「Ｌ」であるので、ＮＯＲ回
路２５の出力信号Ｃがｒ ＨＪとなる。
よってカウンタ２１には、レジスタ１のディジタル入力
信号Ｎがセットされる。
信号Ｎがセットされる。
カウンタ２１にはディジタル入力信号Ｎがセットされ、
そのカウント値が零でなくなるので、出力信号ａｔはｒ
ＨＪとなり、またこれにより、ＯＲ回路２４の出力ｒ
ＨＪとなる。よってカウンタ２１．２２ともにカウント
許可制御端子ＣＥ□、ＣＥ２の入力が「Ｈ」となり、カ
ウント許可となる。
そのカウント値が零でなくなるので、出力信号ａｔはｒ
ＨＪとなり、またこれにより、ＯＲ回路２４の出力ｒ
ＨＪとなる。よってカウンタ２１．２２ともにカウント
許可制御端子ＣＥ□、ＣＥ２の入力が「Ｈ」となり、カ
ウント許可となる。
カウンタ２１．２２は共にダウンカウンタであるので、
発振器２３の出力の立ち上りで、カウンタ２１゜２２が
１カウント減じ、各々のカウント値は、Ｎ−１，２ｎ−
１となる。
発振器２３の出力の立ち上りで、カウンタ２１゜２２が
１カウント減じ、各々のカウント値は、Ｎ−１，２ｎ−
１となる。
これによりカウンタ２２の出力信号すはｒＨＪになる。
以下発振器２３の出力がくるたびにその立ち上りで、カ
ウンタ２１．．２２は、１カウント減らす動作を続ける
。そして、カウンタ２１のカウント値が零になると出力
信号ａ１はｒＬＪとなり、カウンタ２１はカウント動作
を停止する。
ウンタ２１．．２２は、１カウント減らす動作を続ける
。そして、カウンタ２１のカウント値が零になると出力
信号ａ１はｒＬＪとなり、カウンタ２１はカウント動作
を停止する。
２ｎはＮより大きい値であるので、カウンタ２２は更に
１カウント減らす動作を続ける。そして、カウンタ２２
のカウント値が零になると出方信号すはｒＬＪとなり、
カウンタ２２はカウント動作を停止する。よって元の状
態に戻り、この状態でレジスタが更新中でないとすると
、再度同様の動作をくり返す。
１カウント減らす動作を続ける。そして、カウンタ２２
のカウント値が零になると出方信号すはｒＬＪとなり、
カウンタ２２はカウント動作を停止する。よって元の状
態に戻り、この状態でレジスタが更新中でないとすると
、再度同様の動作をくり返す。
以上の動作を繰り返すことで、発振器２３の発振周期を
τとすると、パルス発生器２の出力信号ａ工は、パルス
幅Ｎτ、パルス周期２ｎτと成る。
τとすると、パルス発生器２の出力信号ａ工は、パルス
幅Ｎτ、パルス周期２ｎτと成る。
パルス発生器２の出力信号ａ１は１回路構成要素２１〜
２５の動作バラツキεが精度に影響をすることり１．カ
ウンタ２１．２２のビット数ｎを選べば、任意の精度が
得られることになる。
２５の動作バラツキεが精度に影響をすることり１．カ
ウンタ２１．２２のビット数ｎを選べば、任意の精度が
得られることになる。
次にパルス発生器２の出力信号ａ工はアナログスイッチ
３に入力され、波形整形される。アナログスイッチ３は
、バッファゲート３１、ダイオード３２、抵抗３３およ
びダイオード３４．３５の直列回路により構成される。
３に入力され、波形整形される。アナログスイッチ３は
、バッファゲート３１、ダイオード３２、抵抗３３およ
びダイオード３４．３５の直列回路により構成される。
フィルタ４は、波形整形された出力信号ａ、の平均値を
求めるものであり、アナログスイッチ３のダイオード３
４に並列に接続される演算増幅器４１を中核としている
。この演算増幅器４１の入力側にはアナログ出力信号ａ
、とに並列に抵抗４２゜コンデンサ４３が接続されて、
また定電圧発生器の出力ｖＲとも抵抗４４を介して接続
されている。
求めるものであり、アナログスイッチ３のダイオード３
４に並列に接続される演算増幅器４１を中核としている
。この演算増幅器４１の入力側にはアナログ出力信号ａ
、とに並列に抵抗４２゜コンデンサ４３が接続されて、
また定電圧発生器の出力ｖＲとも抵抗４４を介して接続
されている。
（ｉ） パルス発生器２の出力信号ａ□がｒＨＪの場
合、バッファゲート３１の出力は「Ｌ」となり、ダイオ
ード３２には電流の流れない状態（以下ＯＦＦ状態と言
う）となる。つまり抵抗３３に流れる電流ｉ工は零とな
る。したがってダイオード３５は電流の流れる状態（以
下、ＯＮ状態と言う）、ダイオード３４はＯＦＦ状態と
なり、抵抗４４．４２に流れる電流をそれぞれ１２１１
：ｌとし、抵抗値をＲ４４１Ｒ４□とすると、 １．３ ＝１２ ＝ＶＲ／ Ｒ４４ となる。
合、バッファゲート３１の出力は「Ｌ」となり、ダイオ
ード３２には電流の流れない状態（以下ＯＦＦ状態と言
う）となる。つまり抵抗３３に流れる電流ｉ工は零とな
る。したがってダイオード３５は電流の流れる状態（以
下、ＯＮ状態と言う）、ダイオード３４はＯＦＦ状態と
なり、抵抗４４．４２に流れる電流をそれぞれ１２１１
：ｌとし、抵抗値をＲ４４１Ｒ４□とすると、 １．３ ＝１２ ＝ＶＲ／ Ｒ４４ となる。
（ｉｊ） パルス発生器２の出力信号ａ４がｒｌＪの
場合、バッファゲート３１の出力はｒ ＨＪとなり、ダ
イオード３２がＯＮ状態となる。つまり抵抗３３に流れ
る電流１□はバッファゲート３１のｒ ＨＪ電圧Ｖｌ＋
とダイオード３２の順方向電圧降下ＶＤと抵抗３３の抵
抗値電流ｉ工を電流１２に比べ大きくなるように抵抗３
３の抵抗値Ｒ３３を決めると、電流１１が流れていると
きは、ダイオード３５はＯＦＦ状態、ダイオード３４は
ＯＮ状態となり電流ｉ、は、ｉ、＝Ｑとなる。この電流
ｉ、が第１図で示したアナログスイッチ３の出力信号ａ
２に相当する。
場合、バッファゲート３１の出力はｒ ＨＪとなり、ダ
イオード３２がＯＮ状態となる。つまり抵抗３３に流れ
る電流１□はバッファゲート３１のｒ ＨＪ電圧Ｖｌ＋
とダイオード３２の順方向電圧降下ＶＤと抵抗３３の抵
抗値電流ｉ工を電流１２に比べ大きくなるように抵抗３
３の抵抗値Ｒ３３を決めると、電流１１が流れていると
きは、ダイオード３５はＯＦＦ状態、ダイオード３４は
ＯＮ状態となり電流ｉ、は、ｉ、＝Ｑとなる。この電流
ｉ、が第１図で示したアナログスイッチ３の出力信号ａ
２に相当する。
以上のように、アナログスイッチ３の出力信号ａ２は、
パルス発生器２の出力信号ａ工と同一のパルス幅Ｎτ、
パルス周期２°でのパルス列であって、ｒｌｌＪｌｌ用
が定電圧発生器８の出力ｖＲに比例するたものである。
パルス発生器２の出力信号ａ工と同一のパルス幅Ｎτ、
パルス周期２°でのパルス列であって、ｒｌｌＪｌｌ用
が定電圧発生器８の出力ｖＲに比例するたものである。
そして、この出力信号ａ２はフィルタ４により平滑され
る。フィルタ４のコンデンサ４３の時定数Ｔはパルス周
期より十分大きい時定数を持たせであるのでフィルタ４
の出力であるアナログ出力信号ａ、は、アナログスイッ
チ３の出力信号ａ２の時間平均値となる。よって となる。なお、出力信号ａ、は電圧値で示されている。
る。フィルタ４のコンデンサ４３の時定数Ｔはパルス周
期より十分大きい時定数を持たせであるのでフィルタ４
の出力であるアナログ出力信号ａ、は、アナログスイッ
チ３の出力信号ａ２の時間平均値となる。よって となる。なお、出力信号ａ、は電圧値で示されている。
これからも明らかなように、ディジタル入方信号Ｎに対
応したアナログ出力信号ａ３を得ることができる。
応したアナログ出力信号ａ３を得ることができる。
本実施例の構成によれば、■式よりパルス発生器２の発
振器２３の発振周期τの精度によらず、パルス幅とパル
ス周期の比Ｎ／２ｎと抵抗Ｒ４ｚ、Ｒ４４の比Ｒ４２／
Ｒ４４と定電圧発生器８の出力電圧ＶＲによることがわ
かる。よってこれらの値に適当に決めれば任意の精度が
得ることができる。アナログ出力信号ａ、のリップルの
大きさについては１周期がここで、ダイオード３２．３
４．３５のＯＦＦ状態洩れｆｆｉ流の最大値を１６とす
ると、電流〜 の精度に最悪ｉＥ／ｉ□の誤差を生じる
が、ｉ６に対して１１を決めれば任意の精度は得られる
。又定電圧ダイオード８２、演算増幅器４１は従来通り
必要精度に応じた物を選択する。以上の説明より明らが
のように簡単な回路で任意の精度が達成出来る。例えば
ダイオードの洩れ電流を０．１μＡで０．０１％の精度
を得たい時はｉ２＝１０ｍＡ以上になるようにＲ，、＝
ｌＫΩ、■、≧ｌＯｖとすればよい。尚＋１２を大きく
せずにダイオード３２．３４．３５にかかる逆電圧を小
さくすることにより高精度なｉ、を得ることが出来る。
振器２３の発振周期τの精度によらず、パルス幅とパル
ス周期の比Ｎ／２ｎと抵抗Ｒ４ｚ、Ｒ４４の比Ｒ４２／
Ｒ４４と定電圧発生器８の出力電圧ＶＲによることがわ
かる。よってこれらの値に適当に決めれば任意の精度が
得ることができる。アナログ出力信号ａ、のリップルの
大きさについては１周期がここで、ダイオード３２．３
４．３５のＯＦＦ状態洩れｆｆｉ流の最大値を１６とす
ると、電流〜 の精度に最悪ｉＥ／ｉ□の誤差を生じる
が、ｉ６に対して１１を決めれば任意の精度は得られる
。又定電圧ダイオード８２、演算増幅器４１は従来通り
必要精度に応じた物を選択する。以上の説明より明らが
のように簡単な回路で任意の精度が達成出来る。例えば
ダイオードの洩れ電流を０．１μＡで０．０１％の精度
を得たい時はｉ２＝１０ｍＡ以上になるようにＲ，、＝
ｌＫΩ、■、≧ｌＯｖとすればよい。尚＋１２を大きく
せずにダイオード３２．３４．３５にかかる逆電圧を小
さくすることにより高精度なｉ、を得ることが出来る。
例えば第４図に示すようにダイオード５１に並列に抵抗
５２、直列にダイオード５３から成る回路を追加すると
、ダイオード５１にかかる逆電圧は１９・Ｒ５２と極小
となり、洩れ電流も極小となる。但しＲＳ□は抵抗５２
の抵抗値、ｊ４はダイオード５３の洩れ電流である。今
、ＲＳ２”ｌＫΩ、逆電圧１５Ｖとした時通常のダイオ
ードではｉ Ｒ＜０．１ ｐ Ａであり、逆電圧はｌＲ
’Ｒｓｚ ＜０．１ｍＶとなりダイオード５１の洩れ電
流は０．０１ｎＡ以下となる。
５２、直列にダイオード５３から成る回路を追加すると
、ダイオード５１にかかる逆電圧は１９・Ｒ５２と極小
となり、洩れ電流も極小となる。但しＲＳ□は抵抗５２
の抵抗値、ｊ４はダイオード５３の洩れ電流である。今
、ＲＳ２”ｌＫΩ、逆電圧１５Ｖとした時通常のダイオ
ードではｉ Ｒ＜０．１ ｐ Ａであり、逆電圧はｌＲ
’Ｒｓｚ ＜０．１ｍＶとなりダイオード５１の洩れ電
流は０．０１ｎＡ以下となる。
次にフィルタ時定数および発振器周期の決め方を説明す
る。Ｄ／Ａ変換器のデータ入力の更新周期をＴ□として
、Ｄ／Ａ変換器の精度Δ％を満足するためにはフィルタ
時定数Ｔ１発振器周期τは各々次のように決めればよい
。
る。Ｄ／Ａ変換器のデータ入力の更新周期をＴ□として
、Ｄ／Ａ変換器の精度Δ％を満足するためにはフィルタ
時定数Ｔ１発振器周期τは各々次のように決めればよい
。
Ｔ＝０．３Ｔ、〜０．５丁よ
τ≦Δ×２πＴ
例えば、Ｔ１＝ １００ｍ５ 、Δ＝０．０１％の時Ｔ
＝３３ｍｓとして、τ≦２０μｓであり低速のロジック
素子で十分に動作可能な周期である。逆に発振周波数を
ＩＭＨ２で設計すると、精度０．０１％で更新周期５ｍ
ｓ〜７．５ｍｓに追従可能となる。
＝３３ｍｓとして、τ≦２０μｓであり低速のロジック
素子で十分に動作可能な周期である。逆に発振周波数を
ＩＭＨ２で設計すると、精度０．０１％で更新周期５ｍ
ｓ〜７．５ｍｓに追従可能となる。
また、入力信号と出力信号を絶縁する場合を考える。レ
ジスタの入力側と出力側とを絶縁するためのディジタル
入力信号のビット数ｎ個の絶縁回路が必要なくなり、パ
ルス発生器２とバッファゲート３１の間を絶縁するだけ
で済むという効果も奏する。
ジスタの入力側と出力側とを絶縁するためのディジタル
入力信号のビット数ｎ個の絶縁回路が必要なくなり、パ
ルス発生器２とバッファゲート３１の間を絶縁するだけ
で済むという効果も奏する。
本発明によれば１回路を構成する要素が高精度でなくと
も、必要な精度を容易に製作出来るディジタルアナログ
変換器を提供することができる。
も、必要な精度を容易に製作出来るディジタルアナログ
変換器を提供することができる。
第１図は、本発明構成を示すブロック図、第２図は、実
施例を示す回路構成図、第３図は、従来のディジタルア
ナログ変換器を示す回路構成図、第４図は、ダイオード
の逆電圧を低下させる原理回路図である。 １・・・レジスタ ２・・・パルス発生器 ３・・・アナログスイッチ ４・・・フィルタ ８・・・定電圧発生器 代理人 弁理士 則 近 憲 佑 同 三俣弘文 第１図 ２＜
施例を示す回路構成図、第３図は、従来のディジタルア
ナログ変換器を示す回路構成図、第４図は、ダイオード
の逆電圧を低下させる原理回路図である。 １・・・レジスタ ２・・・パルス発生器 ３・・・アナログスイッチ ４・・・フィルタ ８・・・定電圧発生器 代理人 弁理士 則 近 憲 佑 同 三俣弘文 第１図 ２＜
Claims (1)
- 【特許請求の範囲】 ディジタル信号を入力して、このディジタル信号に対応
する値の電気量に変換するディジタルアナログ変換器に
おいて、 ｎビットの２値信号で表わしたディジタル入力信号を保
持するレジスタと、 このレジスタの出力を入力して、このレジスタの出力値
に比例したパルス幅のパルスを一定周期で出力するパル
ス発生器と、 定電圧発生器の出力を用い、前記パルス発生器出力のパ
ルス振幅を一定値に整形するアナログスイッチと、 このアナログスイッチにより整形されたパルスの平均値
を出力するフィルタとから成るディジタルアナログ変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28560485A JPS62145929A (ja) | 1985-12-20 | 1985-12-20 | デイジタルアナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28560485A JPS62145929A (ja) | 1985-12-20 | 1985-12-20 | デイジタルアナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62145929A true JPS62145929A (ja) | 1987-06-30 |
Family
ID=17693682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28560485A Pending JPS62145929A (ja) | 1985-12-20 | 1985-12-20 | デイジタルアナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62145929A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02223848A (ja) * | 1989-02-27 | 1990-09-06 | Ricoh Co Ltd | 反射光検出装置 |
| JP2011196351A (ja) * | 2010-03-23 | 2011-10-06 | Toyota Motor Corp | 内燃機関排気冷却システム |
-
1985
- 1985-12-20 JP JP28560485A patent/JPS62145929A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02223848A (ja) * | 1989-02-27 | 1990-09-06 | Ricoh Co Ltd | 反射光検出装置 |
| JP2011196351A (ja) * | 2010-03-23 | 2011-10-06 | Toyota Motor Corp | 内燃機関排気冷却システム |
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