JPS62147764A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62147764A JPS62147764A JP60288854A JP28885485A JPS62147764A JP S62147764 A JPS62147764 A JP S62147764A JP 60288854 A JP60288854 A JP 60288854A JP 28885485 A JP28885485 A JP 28885485A JP S62147764 A JPS62147764 A JP S62147764A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係わ夛、 ’Ｉｔ！Ｆ
に、窒化膜を絶縁膜で被い、漏洩１流の防止を図った半
導体装置の刻遣方法に関する。
に、窒化膜を絶縁膜で被い、漏洩１流の防止を図った半
導体装置の刻遣方法に関する。
〔従来の技術］
第２図は従来の方法により製造されたダイナミック型随
時読出［、書込み記憶装置（以下、ＤＲＡＭ）のメモリ
セルを示す断面図であり、かかるＤＲＡＭの製造工程を
、まず、説明する。半導体基板１表面の選択酸化によっ
て活性飴域が分離された基板表面に二酸化珪素、９化珪
素の薄膜３．４を被着して下層へ４０８の絶紛朦とした
徒ドープしたポリシリコンの薄膜の被着及び写真蝕刻に
よってゲート電極６を形成し、引き続いて全面に二酸化
珪素膜を被着、さらに全面の酸化によりポリシリコンの
ゲート電極６表面まで酸化してそこだけ膜厚を増［また
後に１被着した膜厚分だけエツチング除去することによ
り二酸化珪素膜をポリシリコン表面を祷り部分にだけ残
し、てこれを上層のボリシリコン層との間の絶縁膜７と
する。次にこの二酸化珪素のＭ！縁膜７に被われたゲー
ト電極６のパターンをマスクとして、露出した９化珪素
と二酸化珪素の両薄膜３，４をエツチング除去する。そ
の結果、露出した基板表面を熱酸化するなどして得られ
る二酸化珪素膜で覆って第２のゲート絶縁膜８とし、そ
の上にドープしたポリシリコン薄膜を被着してゲート電
極９として形成する。
時読出［、書込み記憶装置（以下、ＤＲＡＭ）のメモリ
セルを示す断面図であり、かかるＤＲＡＭの製造工程を
、まず、説明する。半導体基板１表面の選択酸化によっ
て活性飴域が分離された基板表面に二酸化珪素、９化珪
素の薄膜３．４を被着して下層へ４０８の絶紛朦とした
徒ドープしたポリシリコンの薄膜の被着及び写真蝕刻に
よってゲート電極６を形成し、引き続いて全面に二酸化
珪素膜を被着、さらに全面の酸化によりポリシリコンの
ゲート電極６表面まで酸化してそこだけ膜厚を増［また
後に１被着した膜厚分だけエツチング除去することによ
り二酸化珪素膜をポリシリコン表面を祷り部分にだけ残
し、てこれを上層のボリシリコン層との間の絶縁膜７と
する。次にこの二酸化珪素のＭ！縁膜７に被われたゲー
ト電極６のパターンをマスクとして、露出した９化珪素
と二酸化珪素の両薄膜３，４をエツチング除去する。そ
の結果、露出した基板表面を熱酸化するなどして得られ
る二酸化珪素膜で覆って第２のゲート絶縁膜８とし、そ
の上にドープしたポリシリコン薄膜を被着してゲート電
極９として形成する。
しかしながら、従来の半導体の製造方法にあっては、絶
縁膜７に被われたゲート電極６をマスクに窒化珪素と二
酸化珪素との薄膜３．４をエツチング除去しパターン形
成していたので、エツチング後♀化珪素の薄膜４の端面
が露出し、該露出した端面にゲート電極９が接続するこ
とから窒化珪素の薄膜４を介した漏洩電流が発生すると
いう問題点があった。加えて、薄膜３．４のパターン形
成後に第２ゲート絶縁膜８を形成していたので、該第２
ゲート絶縁膜８は９化 素の薄膜４近傍では、核薄膜４
に近づくにつれ厚さが漸減し、やがて二酸化珪素の＃膜
に連続する。したがって、窒化珪素の薄膜４に接するゲ
ート電極９は厚さの漸減している部分で基板１に対向す
ることになり、第２ゲート絶縁膜８の膜厚不足による耐
圧低下が生じるという問題点もあった。
縁膜７に被われたゲート電極６をマスクに窒化珪素と二
酸化珪素との薄膜３．４をエツチング除去しパターン形
成していたので、エツチング後♀化珪素の薄膜４の端面
が露出し、該露出した端面にゲート電極９が接続するこ
とから窒化珪素の薄膜４を介した漏洩電流が発生すると
いう問題点があった。加えて、薄膜３．４のパターン形
成後に第２ゲート絶縁膜８を形成していたので、該第２
ゲート絶縁膜８は９化 素の薄膜４近傍では、核薄膜４
に近づくにつれ厚さが漸減し、やがて二酸化珪素の＃膜
に連続する。したがって、窒化珪素の薄膜４に接するゲ
ート電極９は厚さの漸減している部分で基板１に対向す
ることになり、第２ゲート絶縁膜８の膜厚不足による耐
圧低下が生じるという問題点もあった。
したがって、本発明は漏洩電流を防止し、かつ。
耐圧低下の生じることなく複数の導体層を酸化膜を介し
て積層した半導体装置の製造方法を提供することを目的
としている。
て積層した半導体装置の製造方法を提供することを目的
としている。
本発明は、基板上に窒化膜を形成する工程と、該窒化膜
を選択的に除去する工程と、酸化物が絶縁性を有する第
１導体層で前記窒化膜を被い第１導体層を選択的に除去
して前記窒化膜と略同一パターンにする工程と、前記第
１導体層と窒化膜の露出部分とを第１酸化脹で被う工程
と、前記第１導体層をその表面から所定量酸化し前記窒
化膜を第１導体層の酸化物と前記第１酸化膜とで被う工
程と、前記第１酸化膜を異方性エツチングで選択的に除
去し前記基板を露出する工程と、前記露出した基板上に
第２酸化膜を形成する工程と、前記第１および第２酸化
膜上に第２導体層を被着し該第２導体層をパターン形成
する工程とを含み、窒化膜と第２導体層とが直接接触す
ることを防止するようにしたことを要旨とする。
を選択的に除去する工程と、酸化物が絶縁性を有する第
１導体層で前記窒化膜を被い第１導体層を選択的に除去
して前記窒化膜と略同一パターンにする工程と、前記第
１導体層と窒化膜の露出部分とを第１酸化脹で被う工程
と、前記第１導体層をその表面から所定量酸化し前記窒
化膜を第１導体層の酸化物と前記第１酸化膜とで被う工
程と、前記第１酸化膜を異方性エツチングで選択的に除
去し前記基板を露出する工程と、前記露出した基板上に
第２酸化膜を形成する工程と、前記第１および第２酸化
膜上に第２導体層を被着し該第２導体層をパターン形成
する工程とを含み、窒化膜と第２導体層とが直接接触す
ることを防止するようにしたことを要旨とする。
次に、本発明について図面を参照して説明する。
第１図（ａ）乃至（ｉ）は、本発明の一実施例の各工程
を示す縦断面図である。これは、本発明を１トランジス
タ型ＤＲＡＭに適用し、その１つのメモリ・セルに着目
して、工程の順を追って示すものである。Ｍ１図（ａ）
はｐ型シリコン基板１１の選択酸化により厚さ０．８μ
ｍ酸化膜からなる素子分離領域１２を設け、第１のゲー
ト絶縁膜としての厚さ１０ｏＡ酸化膜１３及び膜厚２０
０にのり化膜１４をそれぞれ基板表面の熱酸化及びＣＶ
Ｄ法により被着したところを示している。ついでドライ
エッチを用いた写真蝕刻により窒化膜１４を容量部分の
形に形成し、この窒化膜１４のパターンをマスクにし、
て酸化＆８１３をウェット・エツチング液により除去し
た後、基板表面の酸化を行い厚さ４００人の酸化膜５を
設け（第１図（ｂ））る。この上にＣＶＤ法によって４
０００人の厚さにポリシリコン薄膜１６を堆積した後導
電性を持たせるため熱拡散により不純物としてのリンを
ドープした後、ポリシリコン薄膜１６を前記窒化膜１４
と同一のパターンに写真蝕刻して容量部のセルプレート
ラ形成する（第１図（Ｃ））、この時窒化膜１４とポリ
シリコン薄膜１６とは、互に独立した写真蝕刻工程で形
成されるのでマスク合せの誤差に基因する目合せずれに
より同じ位置に重ならないこともある。この目合せずれ
量は製造装首の性能によるが、ここでは最大０．１μｍ
とする。次にＣＶＤ法により厚さ０．２μｍ の酸化
膜１７を堆積しく第１図（ｄ））た後、リンをドープし
たポリシリコン薄膜１６が０．２μｍ酸化されるまで全
面を酸化する。
を示す縦断面図である。これは、本発明を１トランジス
タ型ＤＲＡＭに適用し、その１つのメモリ・セルに着目
して、工程の順を追って示すものである。Ｍ１図（ａ）
はｐ型シリコン基板１１の選択酸化により厚さ０．８μ
ｍ酸化膜からなる素子分離領域１２を設け、第１のゲー
ト絶縁膜としての厚さ１０ｏＡ酸化膜１３及び膜厚２０
０にのり化膜１４をそれぞれ基板表面の熱酸化及びＣＶ
Ｄ法により被着したところを示している。ついでドライ
エッチを用いた写真蝕刻により窒化膜１４を容量部分の
形に形成し、この窒化膜１４のパターンをマスクにし、
て酸化＆８１３をウェット・エツチング液により除去し
た後、基板表面の酸化を行い厚さ４００人の酸化膜５を
設け（第１図（ｂ））る。この上にＣＶＤ法によって４
０００人の厚さにポリシリコン薄膜１６を堆積した後導
電性を持たせるため熱拡散により不純物としてのリンを
ドープした後、ポリシリコン薄膜１６を前記窒化膜１４
と同一のパターンに写真蝕刻して容量部のセルプレート
ラ形成する（第１図（Ｃ））、この時窒化膜１４とポリ
シリコン薄膜１６とは、互に独立した写真蝕刻工程で形
成されるのでマスク合せの誤差に基因する目合せずれに
より同じ位置に重ならないこともある。この目合せずれ
量は製造装首の性能によるが、ここでは最大０．１μｍ
とする。次にＣＶＤ法により厚さ０．２μｍ の酸化
膜１７を堆積しく第１図（ｄ））た後、リンをドープし
たポリシリコン薄膜１６が０．２μｍ酸化されるまで全
面を酸化する。
ポリシリコンで覆われていない部分の基板表面も酸化さ
れるが、不純物濃度が低いためあまり酸化膜は厚くなら
ない。その結果、ポリシリコン薄膜１６の側面には自ら
の酸化による０４μｍ と被着した０、２μｍの合せて
０．６μｍの酸化膜１７が形成され、ポリシリコン薄膜
１６の酸化膜０．２μｍ と、前述の目金せずれｆｒＯ
，１μｍ とを考慮しても、酸化膜１７の外端面は穿化
膜１４のパターンより０．３μｍ外側に位置する（第１
図（ｅ） ）、ついで、ポリシリコン薄膜１６を被って
いない活性領域上の酸化膜１７がなくなるまで、異方性
エツチングにより酸化膜」７を除去する（第１図（０）
、次に露出した基板表面に熱酸化によって、厚さ４００
人の酸化膜１８を設けて第２のゲート絶Ｉ＃膜とした後
、２層目のポリシリコン１９をＣＶＤ法によって厚さ４
０００ｋに堆積し良導体にする為に熱拡散によってリン
をドープする（第１図（ｇ））。最後に写真蝕刻によっ
てポリシリコン薄膜１９を所望のパターン□ ここでは
、容量部の情報読出しの為のトランスファーゲートの形
□ に形成する（第１図（ｈ））、この後、イオン住人
により導入されたｎ型不純物拡散Ｎｊ２０、ＰＳＧの層
間絶縁膜２１．コンタクト孔２２％アルミのビット線２
３、ＰＳＧのパッジベージＨン膜２４等全周知の製法に
よシ設けてＤＲＡＭを完成させる（第１図（ｉ））。
れるが、不純物濃度が低いためあまり酸化膜は厚くなら
ない。その結果、ポリシリコン薄膜１６の側面には自ら
の酸化による０４μｍ と被着した０、２μｍの合せて
０．６μｍの酸化膜１７が形成され、ポリシリコン薄膜
１６の酸化膜０．２μｍ と、前述の目金せずれｆｒＯ
，１μｍ とを考慮しても、酸化膜１７の外端面は穿化
膜１４のパターンより０．３μｍ外側に位置する（第１
図（ｅ） ）、ついで、ポリシリコン薄膜１６を被って
いない活性領域上の酸化膜１７がなくなるまで、異方性
エツチングにより酸化膜」７を除去する（第１図（０）
、次に露出した基板表面に熱酸化によって、厚さ４００
人の酸化膜１８を設けて第２のゲート絶Ｉ＃膜とした後
、２層目のポリシリコン１９をＣＶＤ法によって厚さ４
０００ｋに堆積し良導体にする為に熱拡散によってリン
をドープする（第１図（ｇ））。最後に写真蝕刻によっ
てポリシリコン薄膜１９を所望のパターン□ ここでは
、容量部の情報読出しの為のトランスファーゲートの形
□ に形成する（第１図（ｈ））、この後、イオン住人
により導入されたｎ型不純物拡散Ｎｊ２０、ＰＳＧの層
間絶縁膜２１．コンタクト孔２２％アルミのビット線２
３、ＰＳＧのパッジベージＨン膜２４等全周知の製法に
よシ設けてＤＲＡＭを完成させる（第１図（ｉ））。
以上説明し、てき７’ｌように、本発明によれば、望化
膜の端面を第１酸化膜で被った後に第２導体ｊＩｊを被
着しパターン形成するので、窒化膜と第２４体層とが直
接接触することかなくなシ窒化膜を介した漏洩常流を防
止できるという効果が得らｉする。
膜の端面を第１酸化膜で被った後に第２導体ｊＩｊを被
着しパターン形成するので、窒化膜と第２４体層とが直
接接触することかなくなシ窒化膜を介した漏洩常流を防
止できるという効果が得らｉする。
また、第２酸化＃は、第１酸化膜のエツチングにより話
出し、た基板表面に形成されるので、第２酸化膜は第１
酸化膜と連続し、膜厚の減少も生じない。よって、第２
導体膜と基板との間の耐圧も低下しないという効果が得
られる。
出し、た基板表面に形成されるので、第２酸化膜は第１
酸化膜と連続し、膜厚の減少も生じない。よって、第２
導体膜と基板との間の耐圧も低下しないという効果が得
られる。
第１図（ａ）乃至（ｉ）は本発明の一実施例の各工程を
示す断面図、算２図は従来の方法で製造された半導体装
置の断面図である。 １１・・・・・・基板、１４・・・・・・穿化膜、１６
・・・・・・第１導体膜、１７・・・・・・第１酸化膜
、１８・・・・・・第２酸化膜、１９・・・・・・第２
導体膜。
示す断面図、算２図は従来の方法で製造された半導体装
置の断面図である。 １１・・・・・・基板、１４・・・・・・穿化膜、１６
・・・・・・第１導体膜、１７・・・・・・第１酸化膜
、１８・・・・・・第２酸化膜、１９・・・・・・第２
導体膜。
Claims (1)
- 基板上に窒化膜を形成する工程と、該窒化膜を選択的に
除去する工程と、酸化物が絶縁性を有する第１導体層で
前記窒化膜を被い第１導体層を選択的に除去して前記窒
化膜と略同一パターンにする工程と、前記第１導体層と
窒化膜の露出部分とを第１酸化膜で被う工程と、前記第
１導体層をその表面から所定量酸化し前記窒化膜を第１
導体層の酸化物と前記第１酸化膜とで被う工程と、前記
第１酸化膜を異方性エッチングで選択的に除去し前記基
板を露出する工程と、前記露出した基板上に第２酸化膜
を形成する工程と、前記第１および第２酸化膜上に第２
導体層を被着し該第２導体層をパターン形成する工程と
を含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288854A JP2503406B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288854A JP2503406B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62147764A true JPS62147764A (ja) | 1987-07-01 |
| JP2503406B2 JP2503406B2 (ja) | 1996-06-05 |
Family
ID=17735605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288854A Expired - Lifetime JP2503406B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2503406B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9791046B2 (en) | 2011-10-27 | 2017-10-17 | Mitsubishi Heavy Industries, Ltd. | Rotary machine |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5952879A (ja) * | 1982-09-20 | 1984-03-27 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS60198855A (ja) * | 1984-03-23 | 1985-10-08 | Nec Corp | 半導体集積回路装置の製造方法 |
-
1985
- 1985-12-20 JP JP60288854A patent/JP2503406B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5952879A (ja) * | 1982-09-20 | 1984-03-27 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS60198855A (ja) * | 1984-03-23 | 1985-10-08 | Nec Corp | 半導体集積回路装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9791046B2 (en) | 2011-10-27 | 2017-10-17 | Mitsubishi Heavy Industries, Ltd. | Rotary machine |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2503406B2 (ja) | 1996-06-05 |
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