JPS62150452A - 周辺コントロ−ラ - Google Patents
周辺コントロ−ラInfo
- Publication number
- JPS62150452A JPS62150452A JP60291137A JP29113785A JPS62150452A JP S62150452 A JPS62150452 A JP S62150452A JP 60291137 A JP60291137 A JP 60291137A JP 29113785 A JP29113785 A JP 29113785A JP S62150452 A JPS62150452 A JP S62150452A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- control signal
- output
- control
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002093 peripheral effect Effects 0.000 title claims abstract description 19
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、周辺コントローラに関し、特に周辺コントロ
ーラのスタンバイ・モードの設定法に関する。
ーラのスタンバイ・モードの設定法に関する。
通常、ホストＣＰＵとのコマンドやステータスのやり取
りをメモリを介して行なう周辺コントローラは、ホスト
からの制御信号によってメモリへコマンドを読みに行き
、コマンドを実行するとメモリへステータスを書いてホ
ス）ＣＰＵに制御信号を送り、一つのコマンドの実行を
終了する。以降、ホストＣＰＵから制御信号が来る毎に
、上述の一連の動作を行なう。
りをメモリを介して行なう周辺コントローラは、ホスト
からの制御信号によってメモリへコマンドを読みに行き
、コマンドを実行するとメモリへステータスを書いてホ
ス）ＣＰＵに制御信号を送り、一つのコマンドの実行を
終了する。以降、ホストＣＰＵから制御信号が来る毎に
、上述の一連の動作を行なう。
この際、従来の周辺コントローラでは、コマンドを実行
してステータスをメモリへ書込み、ホス）ＣＰＵへ制御
信号を送ったあと、ホス）ＣＰＵから次の制御信号が来
るまで何もすることがなくても、動作モードのままであ
った。
してステータスをメモリへ書込み、ホス）ＣＰＵへ制御
信号を送ったあと、ホス）ＣＰＵから次の制御信号が来
るまで何もすることがなくても、動作モードのままであ
った。
上述したように、従来の周辺コントローラでは、ホス）
ＣＰＵへ制御信号を送ったあと、次の制御信号を受は
取るまで何もすることがなくても動作モードになってい
るので、この間が長い場合など、消費電力がたいへん無
駄になるという欠点を持っている。
ＣＰＵへ制御信号を送ったあと、次の制御信号を受は
取るまで何もすることがなくても動作モードになってい
るので、この間が長い場合など、消費電力がたいへん無
駄になるという欠点を持っている。
本発明の周辺コントローラは、ホストとなるＣＰＵとの
間で、コマンドやステータスのやりとりをしながら処理
を進める周辺コントローラで、前記ＣＰＵとの間に直接
につながる信号として入出力それぞれ１本ずつ計２本の
制御信号だけを持ち、コマンドやステータスのやり取り
をすべてＤＭＡを用いて外部のメモリを介して行なう周
辺コントローラに於いて、ＣＭＯＳプロセスを用い、ス
タンバイ・モードをサポートするようにした上で、前記
制御信号の出力を制御する制御回路と、内部のスタンバ
イ・モードを制御する制御回路とを備え、前記２つの制
御回路を同時に起動する状態信号を有するものである。
間で、コマンドやステータスのやりとりをしながら処理
を進める周辺コントローラで、前記ＣＰＵとの間に直接
につながる信号として入出力それぞれ１本ずつ計２本の
制御信号だけを持ち、コマンドやステータスのやり取り
をすべてＤＭＡを用いて外部のメモリを介して行なう周
辺コントローラに於いて、ＣＭＯＳプロセスを用い、ス
タンバイ・モードをサポートするようにした上で、前記
制御信号の出力を制御する制御回路と、内部のスタンバ
イ・モードを制御する制御回路とを備え、前記２つの制
御回路を同時に起動する状態信号を有するものである。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例を示す図である。
スタンバイ制御回路１は、ＡＮＤ回路１１と、２つのＮ
ＯＲ回路１２．１３とＮＯＴ回路１４とから構成されて
いる。
ＯＲ回路１２．１３とＮＯＴ回路１４とから構成されて
いる。
また、本実施例では出力信号制御回路１０は、スタンバ
イ制御回路１に含まれ、ＮＯＲ回路１２．１３で構成さ
れる。原クロツク入力端子から入力された原クロックは
、ＡＮＤ回路１１を通って動作クロック３となり、実行
回路４へ入力される。実行回路４は、本実施例の周辺コ
ントローラが実際に行なうべき仕事を実行する回路であ
る。状態信号５は実行回路４がある状態になった時、例
えば、この周辺コントローラが、外部のメモリにステー
タスを書き終わった時に′″１“となる信号であシ、Ｎ
ＯＲ回路１２の入力の１つとなっている。制御信号７は
、ＮＯＲ回路１３の出力信号で出力端子６を介して外部
へ出力される。、また、制御信号７は、ＮＯＴ回路１４
を通してＡＮＤ回路１１へ入り、動作クロック３の出力
を制御する。制御信号９は、入力端子８から入力され、
ＮＯＲ回路１３０入力の１つとなっている信号である。
イ制御回路１に含まれ、ＮＯＲ回路１２．１３で構成さ
れる。原クロツク入力端子から入力された原クロックは
、ＡＮＤ回路１１を通って動作クロック３となり、実行
回路４へ入力される。実行回路４は、本実施例の周辺コ
ントローラが実際に行なうべき仕事を実行する回路であ
る。状態信号５は実行回路４がある状態になった時、例
えば、この周辺コントローラが、外部のメモリにステー
タスを書き終わった時に′″１“となる信号であシ、Ｎ
ＯＲ回路１２の入力の１つとなっている。制御信号７は
、ＮＯＲ回路１３の出力信号で出力端子６を介して外部
へ出力される。、また、制御信号７は、ＮＯＴ回路１４
を通してＡＮＤ回路１１へ入り、動作クロック３の出力
を制御する。制御信号９は、入力端子８から入力され、
ＮＯＲ回路１３０入力の１つとなっている信号である。
第２図は、本発明の動作を表わすタイミング図である。
リセット直後、状態信号は５は１０′′であるとする。
最初に入力端子８を介して制御信号９が′１“となシ、
ＮＯＲ回路１３の出力、すなわち制御信号７が１０“と
なる。制御信号９は、後でｖ′０＃にしておく。ＡＮＤ
回路１１は、制御信号７がＮＯＴ回路１４を通って′１
“となるので原クロツク入力端子２から入力した原クロ
ックを通し、動作クロック３が実行回路４に供給される
。次に実行回路４で、この周辺コントローラでの処理が
進み状態信号５が′１“になるとＮＯＲ回路１２の出力
が０“となり、制御信号７が′ＩＮとなって出力端子６
を介して制御信号７の１”が出力される。同時に、スタ
ンバイ制御回路１では、制御信号７の１１“は、ＮＯＴ
回路１４を通って′０“となり、ＡＮＤ回路１１に入力
されているので、ＡＮＤ回路１１の出力は１０″となる
。動作クロック３が止まって、この周辺コントローラは
スタンバイ状態になる。
ＮＯＲ回路１３の出力、すなわち制御信号７が１０“と
なる。制御信号９は、後でｖ′０＃にしておく。ＡＮＤ
回路１１は、制御信号７がＮＯＴ回路１４を通って′１
“となるので原クロツク入力端子２から入力した原クロ
ックを通し、動作クロック３が実行回路４に供給される
。次に実行回路４で、この周辺コントローラでの処理が
進み状態信号５が′１“になるとＮＯＲ回路１２の出力
が０“となり、制御信号７が′ＩＮとなって出力端子６
を介して制御信号７の１”が出力される。同時に、スタ
ンバイ制御回路１では、制御信号７の１１“は、ＮＯＴ
回路１４を通って′０“となり、ＡＮＤ回路１１に入力
されているので、ＡＮＤ回路１１の出力は１０″となる
。動作クロック３が止まって、この周辺コントローラは
スタンバイ状態になる。
スタンバイ状態を解除する時は、入力端子８から″１“
を入力すると、ＮＯＲ回路１３の出力すなわち制御信号
７がｗ″θ′で、これがＮＯＴ回路１４を通って’１“
となるのでＡＮＤ回路１１は、再び動作クロック３を供
給するようになる。
を入力すると、ＮＯＲ回路１３の出力すなわち制御信号
７がｗ″θ′で、これがＮＯＴ回路１４を通って’１“
となるのでＡＮＤ回路１１は、再び動作クロック３を供
給するようになる。
以上説明したように、本発明による周辺コントローラは
、制御信号を出力すると同時に自分自身をスタンバイ状
態にするスタンバイ制御回路を持つことにより、消費電
力を減少させることができるという効果がある。
、制御信号を出力すると同時に自分自身をスタンバイ状
態にするスタンバイ制御回路を持つことにより、消費電
力を減少させることができるという効果がある。
第１図は、本発明の一実施例の構成図、第２図は第１図
における動作のタイミング図である。 １・・・・・・スタンバイ制御回路、２・・・・・・原
クロツク入力端子、３・・・・・・動作クロック、４・
・・・・・実行回路、５・・・・・・状態信号、６・・
・・・・出力端子、７．９・・・・・・制御信号、８・
・・・・・入力端子、１０・・・・・・出力信号制御回
路、１１・・・・・・ＡＮＤ回路、１２．１３・・・・
・・ＮＯＲ回路、１４・・・・・・ＮＯＴ回路 代理人 弁理士 内 原 音 第１図 第２図
における動作のタイミング図である。 １・・・・・・スタンバイ制御回路、２・・・・・・原
クロツク入力端子、３・・・・・・動作クロック、４・
・・・・・実行回路、５・・・・・・状態信号、６・・
・・・・出力端子、７．９・・・・・・制御信号、８・
・・・・・入力端子、１０・・・・・・出力信号制御回
路、１１・・・・・・ＡＮＤ回路、１２．１３・・・・
・・ＮＯＲ回路、１４・・・・・・ＮＯＴ回路 代理人 弁理士 内 原 音 第１図 第２図
Claims (1)
- ホストとなるＣＰＵとの間で、コマンドやステータスの
やりとりをしながら処理を進める周辺コントローラで、
前記ＣＰＵとの間に直接つながる信号として入出力それ
ぞれ１本ずつ、計２本の制御信号だけを持ち、コマンド
やステータスのやりとりをすべてＤＭＡを用いて外部の
メモリを介して行なう周辺コントローラに於いて、前記
、制御信号の出力を制御する制御回路と、内部のスタン
バイ・モードを制御する制御回路とを有し、前記２つの
制御回路を同時に起動する状態信号を含むことを特徴と
する周辺コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60291137A JPS62150452A (ja) | 1985-12-23 | 1985-12-23 | 周辺コントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60291137A JPS62150452A (ja) | 1985-12-23 | 1985-12-23 | 周辺コントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62150452A true JPS62150452A (ja) | 1987-07-04 |
Family
ID=17764927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60291137A Pending JPS62150452A (ja) | 1985-12-23 | 1985-12-23 | 周辺コントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62150452A (ja) |
-
1985
- 1985-12-23 JP JP60291137A patent/JPS62150452A/ja active Pending
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