JPS6215633A - キヤリ・セイブ加算器を有する装置 - Google Patents
キヤリ・セイブ加算器を有する装置Info
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- JPS6215633A JPS6215633A JP61161758A JP16175886A JPS6215633A JP S6215633 A JPS6215633 A JP S6215633A JP 61161758 A JP61161758 A JP 61161758A JP 16175886 A JP16175886 A JP 16175886A JP S6215633 A JPS6215633 A JP S6215633A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、２の補数内の２進数をビット並列に加算する
ためのキャリ・セイブ加算器を有する装置に関する。
ためのキャリ・セイブ加算器を有する装置に関する。
２の補数内の２進数をビット並列に加算するための、そ
れぞれ同一の重みの２進数ビットに対する入力端と１つ
の中間和ビットおよび１つのキャリビットを出力するた
めの出力端とを有する第１の加算器の１つの群を有し、
中間和ビットから形成される中間和ワードおよびキャリ
ビットから形成されるキャリワードをそれぞれ和ワード
に合成する１つの加算装置を有し、中間和ワードを第１
の加算器の第１の入力端に、またキャリワードをその第
２の入力端に与える再帰的な回路分枝を有し、また外部
から供給される２進数ビットで占有されている第１の加
算器の第３の入力端を有するキャリ・セイブ加算器はた
とえばケー・ワンプ（１（、Ｈｗａｎｇ ）著「コンビ
エータ・アリスメテイック（Ｇｏ＋ｍｐｕｔｅｒ Ａｒ
１ｔｈａｉｅｔｉｃ） Ｊ 、ジョン・ライレイ・アン
ド・サンズ（Ｌｏｈｎ Ｗｉｌｅｙ ａｎｄ ５ｏｎｓ
） にューヨーク）出版、１９７９年、第９８〜１０
３頁、特に第４．２図から公知である。この加算器にお
いては、各第１の加算器は、それぞれ３つの互いに加算
すべき２進数の同値のビットで占有されている３つの入
力端ををする。第１の加算器の和出力端は加算装置の第
１の入力端に、また（最上位の加算器を例外として）第
１の加算器の桁上げ出力端は加算装置の第２の入力端に
導かれている。加算装置の出力端には１つの和ワードが
加算の結果として現れる。“キャリープロパゲート”原
理による加算装置とは異なって、今の場合にはすべての
第１の加算器の桁上げが３つの２進数の加算の際に同時
に形成され、またキャリワーＦとして第１の加算器から
取出される中間和ワードとならんで加算装置内の加算の
ために利用される。このように構成された加算装置はい
わゆる“キャリーセイプ１原理により作動する。
れぞれ同一の重みの２進数ビットに対する入力端と１つ
の中間和ビットおよび１つのキャリビットを出力するた
めの出力端とを有する第１の加算器の１つの群を有し、
中間和ビットから形成される中間和ワードおよびキャリ
ビットから形成されるキャリワードをそれぞれ和ワード
に合成する１つの加算装置を有し、中間和ワードを第１
の加算器の第１の入力端に、またキャリワードをその第
２の入力端に与える再帰的な回路分枝を有し、また外部
から供給される２進数ビットで占有されている第１の加
算器の第３の入力端を有するキャリ・セイブ加算器はた
とえばケー・ワンプ（１（、Ｈｗａｎｇ ）著「コンビ
エータ・アリスメテイック（Ｇｏ＋ｍｐｕｔｅｒ Ａｒ
１ｔｈａｉｅｔｉｃ） Ｊ 、ジョン・ライレイ・アン
ド・サンズ（Ｌｏｈｎ Ｗｉｌｅｙ ａｎｄ ５ｏｎｓ
） にューヨーク）出版、１９７９年、第９８〜１０
３頁、特に第４．２図から公知である。この加算器にお
いては、各第１の加算器は、それぞれ３つの互いに加算
すべき２進数の同値のビットで占有されている３つの入
力端ををする。第１の加算器の和出力端は加算装置の第
１の入力端に、また（最上位の加算器を例外として）第
１の加算器の桁上げ出力端は加算装置の第２の入力端に
導かれている。加算装置の出力端には１つの和ワードが
加算の結果として現れる。“キャリープロパゲート”原
理による加算装置とは異なって、今の場合にはすべての
第１の加算器の桁上げが３つの２進数の加算の際に同時
に形成され、またキャリワーＦとして第１の加算器から
取出される中間和ワードとならんで加算装置内の加算の
ために利用される。このように構成された加算装置はい
わゆる“キャリーセイプ１原理により作動する。
この場合、１つの２進数が第１の加算器の第３の入力端
に供給され、他方において第１の両入力端に、先行の加
算により得られ、第１の入力端に供給された１つの中間
和ワードと第２の入力端に供給された１つのキャリワー
ドとから成る１つの第１の中間結果が与えられると、第
１の加算器の出力端に、第１の中間結果およびこの数の
加算により形成された第２の中間結果が生ずる。
に供給され、他方において第１の両入力端に、先行の加
算により得られ、第１の入力端に供給された１つの中間
和ワードと第２の入力端に供給された１つのキャリワー
ドとから成る１つの第１の中間結果が与えられると、第
１の加算器の出力端に、第１の中間結果およびこの数の
加算により形成された第２の中間結果が生ずる。
第３の入力端を介しての他の２進数の継続的な供給の際
に得られる常に新しい中間結果の継続的な形成は、これ
らの数のアキュムレーシヨンとも呼ばれる。この場合、
正または負の内容に対して第１の加算器の所与の数に関
係する許される加算器内容が上方超過または下方超過さ
れることにより特徴付けられる和ワードのオーバーフロ
ーが生じ得る。このようなオーバーフローは、再帰的な
回路内にキャリ・セイブ加算器を使用する際に、しばし
ば、加算器内容が２つの限界値の間で周期的に変化し始
めることを意味し、その際に加算装置の出力端における
継続的に変化する和ワードは１つのアナログ振動に相当
する。再帰的な回路内の加算器のこのような挙動につい
ては、米国電気電子学会会報（Ｐｒｏｃ、 ｏｆ ｔｈ
ｅ Ｉｆ！ＥＨ）、第６３巻、第４号、１９７５年４月
、第６３３〜６４８頁、特に第５図および第６図および
その第６３６頁の説明を参照されたい。
に得られる常に新しい中間結果の継続的な形成は、これ
らの数のアキュムレーシヨンとも呼ばれる。この場合、
正または負の内容に対して第１の加算器の所与の数に関
係する許される加算器内容が上方超過または下方超過さ
れることにより特徴付けられる和ワードのオーバーフロ
ーが生じ得る。このようなオーバーフローは、再帰的な
回路内にキャリ・セイブ加算器を使用する際に、しばし
ば、加算器内容が２つの限界値の間で周期的に変化し始
めることを意味し、その際に加算装置の出力端における
継続的に変化する和ワードは１つのアナログ振動に相当
する。再帰的な回路内の加算器のこのような挙動につい
ては、米国電気電子学会会報（Ｐｒｏｃ、 ｏｆ ｔｈ
ｅ Ｉｆ！ＥＨ）、第６３巻、第４号、１９７５年４月
、第６３３〜６４８頁、特に第５図および第６図および
その第６３６頁の説明を参照されたい。
本発明の目的は、ｗｕに記載した種類の装置であって、
和ワードのオーバーフローが確実に回避される装置を提
供することである。
和ワードのオーバーフローが確実に回避される装置を提
供することである。
この目的は、本発明によれば、特許請求の範囲第１項の
装置により達成される。
装置により達成される。
本発明の好ましい実施態様は特許請求の範囲第２項ない
し第１６項にあげられている。
し第１６項にあげられている。
本発明により得られる利点は特に、和ワードのオーバー
フローに通じ得る中間和およびキャリワードが直接的に
オーバーフロー状況の認識およびその排除のために利用
されることである。それにより和ワードの制御不焼な変
動が排除される。
フローに通じ得る中間和およびキャリワードが直接的に
オーバーフロー状況の認識およびその排除のために利用
されることである。それにより和ワードの制御不焼な変
動が排除される。
以下、図面に示されている好ましい実施例により本発明
を一層詳細に説明する。
を一層詳細に説明する。
第１図には、２の補数で表された互いに加算すベき３つ
の２進数の同値のビットに対する３つの入力端、たとえ
ば１ないし３と、１つの和出力端、たとえば４と、１つ
の桁上げ出力端、たとえば５とをそれぞれ有する３つの
加算器ＡＤｙ１−１、ＡＤｎ−２およびＡＤｎ−３が示
されている。ｎ桁の２進数を加算するためには、第１図
に、構成および作動の仕方の点で図示されているものと
同一の別の加算器ＡＤｎ−４・・・ＡＤＯが補われる。
の２進数の同値のビットに対する３つの入力端、たとえ
ば１ないし３と、１つの和出力端、たとえば４と、１つ
の桁上げ出力端、たとえば５とをそれぞれ有する３つの
加算器ＡＤｙ１−１、ＡＤｎ−２およびＡＤｎ−３が示
されている。ｎ桁の２進数を加算するためには、第１図
に、構成および作動の仕方の点で図示されているものと
同一の別の加算器ＡＤｎ−４・・・ＡＤＯが補われる。
加算器ＡＤＩの和出力端は、１つの加算装置Ａｓの第１
の入力端１１．１２．１３・・・に導かれている出力線
、たとえば６ないし８、と接続されている。
の入力端１１．１２．１３・・・に導かれている出力線
、たとえば６ないし８、と接続されている。
加算器ＡＤ、の桁上げ出力端は、ＡＤｎ−１を例外とし
て、それぞれ加算装置ＡＳの第２の入力端２１．２２・
・・と接続されている出力線１４．１５・・・と接続さ
れている。加算装置ＡＳは出力端３１．３２・・・３ｎ
を有する。加算装置ＡＳはたとえば、それぞれ３つの入
力端および１つの出力端を有するｎ個の加算器ＡＳｎ−
，・・・ＡＳｏから成っている。その際にＡｓｎ−、の
第１の両入力端はＡｓの入力端１１および１２に、また
ＡＳｎ−、の出力端はＡＳの出力端３１に相当する。加
算器ＡＳｎ−２は２つの入力端１２．２２および出力端
３２を有する（以下同様）。ＡＳｎ−、の図示されてい
ない第３の入力端はＡＳｎ−２の桁上げ出力端と、また
ＡＳｎ−２の図示されていないの第３の入力端はＡＳｎ
−３の桁上げ出力端と接続されている（以下同様）。
て、それぞれ加算装置ＡＳの第２の入力端２１．２２・
・・と接続されている出力線１４．１５・・・と接続さ
れている。加算装置ＡＳは出力端３１．３２・・・３ｎ
を有する。加算装置ＡＳはたとえば、それぞれ３つの入
力端および１つの出力端を有するｎ個の加算器ＡＳｎ−
，・・・ＡＳｏから成っている。その際にＡｓｎ−、の
第１の両入力端はＡｓの入力端１１および１２に、また
ＡＳｎ−、の出力端はＡＳの出力端３１に相当する。加
算器ＡＳｎ−２は２つの入力端１２．２２および出力端
３２を有する（以下同様）。ＡＳｎ−、の図示されてい
ない第３の入力端はＡＳｎ−２の桁上げ出力端と、また
ＡＳｎ−２の図示されていないの第３の入力端はＡＳｎ
−３の桁上げ出力端と接続されている（以下同様）。
１つの再帰的な回路分枝１６が、ＡＤｎ −１の和出力
端に接続されている出力線６をこの加算器の第１の入力
端と接続する。第２の再帰的な回路分枝１７が、ＡＤｎ
＋ ２の桁上げ出力端５に接続されている出力線１４
をＡＤｎ−１の第２の入力端と接続する。相応の仕方で
再帰的な回路分枝１８．１９がＡＤｎ−２の第１の両入
力端に、またそれぞれ別の再帰的な回路分枝がその他の
加算器ＡＤ、の第１の両入力端に導かれている。出力線
６ないし８にはそれぞれ論理回路２３ないし２５が、ま
た出力線１４および１５には別の論理回路２６および２
７が挿入されている。さらに、出力線６ないし８．１４
および１５にはそれぞれ一時メモリ、特にシフトレジス
タ３３ないし３７が挿入されている。再帰的な回路分枝
、たとえば１６．１７は付属の出力線、たとえば６．１
４に、端子点が論理回路２３ないし２７および一時メモ
リ３３ないし３７の出力側に位置するように接続されて
いる。
端に接続されている出力線６をこの加算器の第１の入力
端と接続する。第２の再帰的な回路分枝１７が、ＡＤｎ
＋ ２の桁上げ出力端５に接続されている出力線１４
をＡＤｎ−１の第２の入力端と接続する。相応の仕方で
再帰的な回路分枝１８．１９がＡＤｎ−２の第１の両入
力端に、またそれぞれ別の再帰的な回路分枝がその他の
加算器ＡＤ、の第１の両入力端に導かれている。出力線
６ないし８にはそれぞれ論理回路２３ないし２５が、ま
た出力線１４および１５には別の論理回路２６および２
７が挿入されている。さらに、出力線６ないし８．１４
および１５にはそれぞれ一時メモリ、特にシフトレジス
タ３３ないし３７が挿入されている。再帰的な回路分枝
、たとえば１６．１７は付属の出力線、たとえば６．１
４に、端子点が論理回路２３ないし２７および一時メモ
リ３３ないし３７の出力側に位置するように接続されて
いる。
デコーダ２８は４つの入力端２９．３０，３８および３
９を有し、それらのうち２９および３０はＡＤｎ−、の
第１の両入力端と、また３８および３９はＡＤｎ −２
の第１の両入力端と接続されている。デコーダ２８の出
力端４０および４０′はすべての論理回路、たとえば２
３ないし２７の入力端と接続されている。デコーダ２８
の出力端４１は、加算器ＡＤＩの和出力端の後に対応付
けられているいくつかの論理回路、たとえば２５の入力
端に導かれており、またデコーダ２８の出力端４２は、
加算器ＡＤＩの和出力端の後に対応付けられているその
他の論理回路、たとえば２３および２４の入力端に導か
れている。
９を有し、それらのうち２９および３０はＡＤｎ−、の
第１の両入力端と、また３８および３９はＡＤｎ −２
の第１の両入力端と接続されている。デコーダ２８の出
力端４０および４０′はすべての論理回路、たとえば２
３ないし２７の入力端と接続されている。デコーダ２８
の出力端４１は、加算器ＡＤＩの和出力端の後に対応付
けられているいくつかの論理回路、たとえば２５の入力
端に導かれており、またデコーダ２８の出力端４２は、
加算器ＡＤＩの和出力端の後に対応付けられているその
他の論理回路、たとえば２３および２４の入力端に導か
れている。
いま加算器ＡＤ、の第３の入力端に、ビットｄｎ−２、
ａｎ−３・・・ｄｏを有する２の補数で表された（ｎ−
１）桁の２進数りが与えられ、最上位ビットｄｎ−２は
接続４３によりＡＤｎ−１およびＡＤｎ−２の第３の入
力端に供給される。それによって数りは、その符号ビッ
トを２倍にすることにより１つのｎ桁の数に補われてい
る。論理回路２３ないし２７を無視すれば、ピッ）ｄｎ
−２、ｄｎ−３・・・が加算器ＡＤｎ内でのビア）並列
な加算の実行の後にその和出力端にも生じ、その際にそ
れらは一時メモリ３３ないし３５内に書込まれる。次い
でこれらのピントは１つのクロックパルスにより再帰的
な回路分枝１６．１８・・・を介して ″加
算器ＡＤＩの第１の入力端、たとえば１に通され、他方
において同時に１つの新しい２進数Ｄ１がＡＤ、の第３
の入力端に与えられる。１つの加算の実行の後にＤ＋Ｄ
１の和に相当する第１の中間結果が１つの中間和ワード
の形でＡＤｌの和出力端に、また１つのキャリワードの
形でその桁上げ出力端に得られる。中間和ワードのビッ
トは一時メモリ３３．３４・・・内に、またキャリワー
ドのビットは一時メモリ３６．３７・・・内に書込まれ
る。
ａｎ−３・・・ｄｏを有する２の補数で表された（ｎ−
１）桁の２進数りが与えられ、最上位ビットｄｎ−２は
接続４３によりＡＤｎ−１およびＡＤｎ−２の第３の入
力端に供給される。それによって数りは、その符号ビッ
トを２倍にすることにより１つのｎ桁の数に補われてい
る。論理回路２３ないし２７を無視すれば、ピッ）ｄｎ
−２、ｄｎ−３・・・が加算器ＡＤｎ内でのビア）並列
な加算の実行の後にその和出力端にも生じ、その際にそ
れらは一時メモリ３３ないし３５内に書込まれる。次い
でこれらのピントは１つのクロックパルスにより再帰的
な回路分枝１６．１８・・・を介して ″加
算器ＡＤＩの第１の入力端、たとえば１に通され、他方
において同時に１つの新しい２進数Ｄ１がＡＤ、の第３
の入力端に与えられる。１つの加算の実行の後にＤ＋Ｄ
１の和に相当する第１の中間結果が１つの中間和ワード
の形でＡＤｌの和出力端に、また１つのキャリワードの
形でその桁上げ出力端に得られる。中間和ワードのビッ
トは一時メモリ３３．３４・・・内に、またキャリワー
ドのビットは一時メモリ３６．３７・・・内に書込まれ
る。
次いで１つの別のクロックパルスの生起の際に中間和ワ
ードのビットは加算器ＡＤＩの第１の入力端に、またキ
ャリワードのビットはその第２の入力端に通され、その
際に１つの別の２進数Ｄ２がＡＤ（の第３の入力端に与
えられる。それに続く１つの加算の実行の後にＡＤＩの
出力端に、Ｄ＋Ｄ１＋Ｄ２の和に相当する第２の中間結
果が得られ、この第２の中間結果が一時メモリ３３ない
し３７内に書込まれる０次いでそれぞれ別のクロックパ
ルスにより１つの新しい数Ｄｉが第３の入力端に与えら
れ、また１つの加算過程の後に、先に得られた中間結果
およびそのつどの数Ｄｉの和から成る１つの新しい中間
結果が得られる。
ードのビットは加算器ＡＤＩの第１の入力端に、またキ
ャリワードのビットはその第２の入力端に通され、その
際に１つの別の２進数Ｄ２がＡＤ（の第３の入力端に与
えられる。それに続く１つの加算の実行の後にＡＤＩの
出力端に、Ｄ＋Ｄ１＋Ｄ２の和に相当する第２の中間結
果が得られ、この第２の中間結果が一時メモリ３３ない
し３７内に書込まれる０次いでそれぞれ別のクロックパ
ルスにより１つの新しい数Ｄｉが第３の入力端に与えら
れ、また１つの加算過程の後に、先に得られた中間結果
およびそのつどの数Ｄｉの和から成る１つの新しい中間
結果が得られる。
それぞれビット５ｎ−ｔ、３ｎ−２・・・を有する１つ
の中間和ワードＳの形で加算装置ＡＳの入力端１１．１
２．１３・・・に、またビットＣｒｔ−１、ｃｎ−２・
・・を有する１つのキャリワードＳの形でその入力端２
１．２２・・・に存在する中間結果は加算装置ＡＳ内で
ビットａｎ−１’、５ｎ−２’・・・Ｓｏ′を存する和
ワードＳ′にまとめられ、これらの和ワードが出力端３
１．３２・・・３ｎに生ずる。
の中間和ワードＳの形で加算装置ＡＳの入力端１１．１
２．１３・・・に、またビットＣｒｔ−１、ｃｎ−２・
・・を有する１つのキャリワードＳの形でその入力端２
１．２２・・・に存在する中間結果は加算装置ＡＳ内で
ビットａｎ−１’、５ｎ−２’・・・Ｓｏ′を存する和
ワードＳ′にまとめられ、これらの和ワードが出力端３
１．３２・・・３ｎに生ずる。
第Ｆ図のように構成され以上の説明のように作動する装
置はアキュムレータと呼ばれ、その出力信号Ｓ′はその
つどのアキュムレータ内容を示すアキエムレータワード
と呼ばれる。
置はアキュムレータと呼ばれ、その出力信号Ｓ′はその
つどのアキュムレータ内容を示すアキエムレータワード
と呼ばれる。
ｎｗｍ ’ｌを有する第１１ｍによるアキュムレータに
おいて加算器ＡＤＩの第１の入力端に２の補数で表され
た中間和ワードＳ−０１１１０が、第２の入力端にキャ
リワードＣ−０１１１が、また第３の入力端に２進数Ｄ
−０００１１が与えられると、これらからビット並列な
加算の後に１つの新しい中間和ワード３１−０００１１
および１つの新しいキャリワードＣ１−１１１０が生ず
る。 Ｓ、 ＣおよびＤはそれぞれ１４．１４および３
の２進数に相当するので、それらの加算の際に３１の（
正しい）結果に相当する１つのアキエムレータワードが
期待される。しかし、加算器ＡＤ＋の出力端に生ずる新
しい中間和ワードＳ１は＋３゛の２進数に、また新しい
キャリワードＣ１は−４の２進数に相当するので、これ
らから−１の（誤った）結果に相当するアキュムレータ
ワードが生ずる。これは、３１のアキエムレータ内容が
ｎｍ５のワード幅によりもはや表され得ないことにより
生ずるオーバーフロー状況に起因するものである。
おいて加算器ＡＤＩの第１の入力端に２の補数で表され
た中間和ワードＳ−０１１１０が、第２の入力端にキャ
リワードＣ−０１１１が、また第３の入力端に２進数Ｄ
−０００１１が与えられると、これらからビット並列な
加算の後に１つの新しい中間和ワード３１−０００１１
および１つの新しいキャリワードＣ１−１１１０が生ず
る。 Ｓ、 ＣおよびＤはそれぞれ１４．１４および３
の２進数に相当するので、それらの加算の際に３１の（
正しい）結果に相当する１つのアキエムレータワードが
期待される。しかし、加算器ＡＤ＋の出力端に生ずる新
しい中間和ワードＳ１は＋３゛の２進数に、また新しい
キャリワードＣ１は−４の２進数に相当するので、これ
らから−１の（誤った）結果に相当するアキュムレータ
ワードが生ずる。これは、３１のアキエムレータ内容が
ｎｍ５のワード幅によりもはや表され得ないことにより
生ずるオーバーフロー状況に起因するものである。
誤った中間結果に通ずるこのようなオーバーフロー状況
を確認する役割をデコーダ２８がする。
を確認する役割をデコーダ２８がする。
デコーダ２８が第１のオーバーフロー信号により回答す
る第１のオーバーフロー条件は、本発明の１つの好まし
い実施態様によれば、その入力端２９および３０に与え
られているビット５ｎ−ｔおよびｃｎ−１がそれぞれＯ
であり、また入力端３８および３９に与えられているビ
ット３ｎ−２およびｃｎ−２の少なくとも１つが値１を
有することである。この条件は正のオーバーフロー条件
と呼ばれ、またその際に出力端４１に発せられる反転さ
れた。捗オーバーフロー信号は＋０ＶＦＬと呼ばれる。
る第１のオーバーフロー条件は、本発明の１つの好まし
い実施態様によれば、その入力端２９および３０に与え
られているビット５ｎ−ｔおよびｃｎ−１がそれぞれＯ
であり、また入力端３８および３９に与えられているビ
ット３ｎ−２およびｃｎ−２の少なくとも１つが値１を
有することである。この条件は正のオーバーフロー条件
と呼ばれ、またその際に出力端４１に発せられる反転さ
れた。捗オーバーフロー信号は＋０ＶＦＬと呼ばれる。
デコーダ２８が出力端４２に発せられる負の反転された
オーバーフロー信号−０ＶＦＬにより反応する第２の負
のオーバーフロー条件は、入力端２９および３０に与え
られているビット５ｎ−１およびｃｎ−１がそれぞれ１
であり、また入力端３８および３９に与えられているビ
ット５ｎ−２およびｃｎ−２の少なくとも１つが値０を
有する時に存在する。信号＋０ＶＦＬまたは一０ＶＦＬ
、の１つの生起の際に追加的に出力端４０および４０′
を介して値ｌを有する信号０ＲＡＬＬおよび値０を有す
る信号０ＲＡＬＬが発せられる。
オーバーフロー信号−０ＶＦＬにより反応する第２の負
のオーバーフロー条件は、入力端２９および３０に与え
られているビット５ｎ−１およびｃｎ−１がそれぞれ１
であり、また入力端３８および３９に与えられているビ
ット５ｎ−２およびｃｎ−２の少なくとも１つが値０を
有する時に存在する。信号＋０ＶＦＬまたは一０ＶＦＬ
、の１つの生起の際に追加的に出力端４０および４０′
を介して値ｌを有する信号０ＲＡＬＬおよび値０を有す
る信号０ＲＡＬＬが発せられる。
両オーバーフロー条件の１つの生起の際にアキュムレー
タを飽和させるため、論理回路、たとえば２６．２７・
・・が加算器ＡＤｌの桁上げ出力端においてそれぞれ信
号０ＲＡＬＬおよびＯＲＡＬＬにより、入力端に与えら
れており、さもなければ出力端に接続されているキャリ
ビットｃｎ−１、ｃｎ−２・・・を出力端からスイッチ
オフするように影響する。これらのビットの代わりにい
ますべてのこれらの論理回路の出力端を介してそれぞれ
飽和キャリビットＯが発せられる。
タを飽和させるため、論理回路、たとえば２６．２７・
・・が加算器ＡＤｌの桁上げ出力端においてそれぞれ信
号０ＲＡＬＬおよびＯＲＡＬＬにより、入力端に与えら
れており、さもなければ出力端に接続されているキャリ
ビットｃｎ−１、ｃｎ−２・・・を出力端からスイッチ
オフするように影響する。これらのビットの代わりにい
ますべてのこれらの論理回路の出力端を介してそれぞれ
飽和キャリビットＯが発せられる。
さらに、正のオーバーフロー条件の生起の際には論理回
路２３．２４が両層上位加算器ＡＤｎ−１およびＡＤｎ
−２の和出力端において信号−〇方何に与えられており
、さもなければ出力端に接続されている中間和ビット！
ｎ−１および５ｎ−２を出力端からスイッチオフし、ま
たそれぞれ値０の飽和中間和ビットにより置換するよう
に影響する。さらに、＋０ＶＦＬ、０ＲＡＬＬおよび０
ＲＡＬＬにより、論理回路、たとえば２５が加算器ＡＤ
ｎ−３・・・ＡＤ、の和出力端において、入力側に与え
られており、さもなければ出力端に接続されている中間
和ビットを出力端からスイッチオフし、またそれぞれ値
１の飽和中間和ビットにより置換するように影響する。
路２３．２４が両層上位加算器ＡＤｎ−１およびＡＤｎ
−２の和出力端において信号−〇方何に与えられており
、さもなければ出力端に接続されている中間和ビット！
ｎ−１および５ｎ−２を出力端からスイッチオフし、ま
たそれぞれ値０の飽和中間和ビットにより置換するよう
に影響する。さらに、＋０ＶＦＬ、０ＲＡＬＬおよび０
ＲＡＬＬにより、論理回路、たとえば２５が加算器ＡＤ
ｎ−３・・・ＡＤ、の和出力端において、入力側に与え
られており、さもなければ出力端に接続されている中間
和ビットを出力端からスイッチオフし、またそれぞれ値
１の飽和中間和ビットにより置換するように影響する。
負のオーバーフロー条件の生起の際には論理回路２３．
２４が両層上位加算器ＡＤｎ−，およびＡＤｎ＋ ２の
和出力端において信号０ＲＡＬＬ。
２４が両層上位加算器ＡＤｎ−，およびＡＤｎ＋ ２の
和出力端において信号０ＲＡＬＬ。
０ＲＡＬＬおよび一０ＶＦＬ、により、入力側に与えら
れている中間和ビット５ｎ−１および５ｙ１−２を出力
端からスイッチオフし、また値１の飽和中間和ビットに
より置換するように影響する。
れている中間和ビット５ｎ−１および５ｙ１−２を出力
端からスイッチオフし、また値１の飽和中間和ビットに
より置換するように影響する。
さらに、＋０ＶＦＬ、０ＲＡＬＬおよび０ＲＡＬＬによ
り、論理回路、たとえば２５が加算器ＡＤｎ−３・・・
ＡＤ、の和出力端において、入力側に与えられている中
間和ビットを出力端からスイッチオフし、またそれぞれ
値Ｏの飽和中間和ビットにより置換するように影響する
。
り、論理回路、たとえば２５が加算器ＡＤｎ−３・・・
ＡＤ、の和出力端において、入力側に与えられている中
間和ビットを出力端からスイッチオフし、またそれぞれ
値Ｏの飽和中間和ビットにより置換するように影響する
。
上記の飽和対策は、出力線、たとえば６ないし８および
１４．１５が加算器ＡＤ、の出力端においてオーバーフ
ロー条件の生起の際に、加算器ＡＤ、を介して与えられ
る中間和ワードＳおよびキャリワードＣから遮断され、
その代わりに所与の飽和中間和ワードおよび飽和キャリ
ワードを与えられるように一般化され得る。その際に飽
和中間和ワードおよび飽和キャリワードは正（負）の飽
和条件の場合には、付属のアキュムレータ内容が１つの
限界値にできるかぎり近い１つのアキュムレータワード
または和ワードＳ′が生ずるように、また正（負）のオ
ーバーフロー条件の場合には、この限界値に到達しまた
はそれを上方超過することなしに、すなわちそれに無関
係に、アキエムレータワードが飽和中間和ワードおよび
飽和キャリワードから合成されるように選定されていな
ければならない、上記の条件は５ビット・アキュムレー
タに対してあげた数値例では００００の飽和キャリワー
ドおよび００１１１の飽和中間和ワードにより正のオー
バーフロー条件の生起の際にまた１１０００の飽和中間
和ワードにより負のオーバーフロー条件の生起の際に満
足されている。
１４．１５が加算器ＡＤ、の出力端においてオーバーフ
ロー条件の生起の際に、加算器ＡＤ、を介して与えられ
る中間和ワードＳおよびキャリワードＣから遮断され、
その代わりに所与の飽和中間和ワードおよび飽和キャリ
ワードを与えられるように一般化され得る。その際に飽
和中間和ワードおよび飽和キャリワードは正（負）の飽
和条件の場合には、付属のアキュムレータ内容が１つの
限界値にできるかぎり近い１つのアキュムレータワード
または和ワードＳ′が生ずるように、また正（負）のオ
ーバーフロー条件の場合には、この限界値に到達しまた
はそれを上方超過することなしに、すなわちそれに無関
係に、アキエムレータワードが飽和中間和ワードおよび
飽和キャリワードから合成されるように選定されていな
ければならない、上記の条件は５ビット・アキュムレー
タに対してあげた数値例では００００の飽和キャリワー
ドおよび００１１１の飽和中間和ワードにより正のオー
バーフロー条件の生起の際にまた１１０００の飽和中間
和ワードにより負のオーバーフロー条件の生起の際に満
足されている。
第２図には第１図のデコーダ２８の１つの実施例が示さ
れている。この場合、入力端２９および３０はアンドゲ
ート４４の入力端およびノアゲート４５の入力端と接続
されている。入力端３８および３９はナンドゲート４６
の入力端およびオアゲート４７の入力端に導かれている
。ゲート４４および４６の出力端は１つのアンドゲート
４８の入力端に、またゲート４５および４７の出力端は
アンドゲート４９の入力端に接続されている。アンドゲ
ート４８および４９の出力端はオアゲート５０の入力端
に接続されており、その出力端がデコーダ２８の出力端
４０を形成している。この出力端４０はインバータ５１
を介して出力端４０′に通じている。アンドゲート４９
の出力端はインバータ５２と接続されており、その出力
端がデコーダの出力端４１を形成している。さらに、ア
ンドゲート４８の出力端はインバータ５３と接続されて
おり、その出力端がデコーダの出力端４２を形成してい
る。出力端２９．３０．３８および３９がそれぞれビッ
ト＄ｎ−１、ｃｎ−１、ｓｎ−２およびｃｎ−２で占有
されている際には、アンドゲート４９の出力端から正の
オーバーフロー信号＋０ＶＦＬが、またアンドゲート４
８の出力端から負のオーバーフロー信号−０ＶＦＬが取
出され得る。そしてオアゲート５０の出力端４０からは
信号０ＲＡＬＬが、また出力端４０′からはそれに対し
て反転された信号０ＲＡＬＬが取出され得る。出力端４
１および４２には反転されたオーバーフロー信号＋０Ｖ
ＦＬおよび一０ＶＦＬが生ずる。
れている。この場合、入力端２９および３０はアンドゲ
ート４４の入力端およびノアゲート４５の入力端と接続
されている。入力端３８および３９はナンドゲート４６
の入力端およびオアゲート４７の入力端に導かれている
。ゲート４４および４６の出力端は１つのアンドゲート
４８の入力端に、またゲート４５および４７の出力端は
アンドゲート４９の入力端に接続されている。アンドゲ
ート４８および４９の出力端はオアゲート５０の入力端
に接続されており、その出力端がデコーダ２８の出力端
４０を形成している。この出力端４０はインバータ５１
を介して出力端４０′に通じている。アンドゲート４９
の出力端はインバータ５２と接続されており、その出力
端がデコーダの出力端４１を形成している。さらに、ア
ンドゲート４８の出力端はインバータ５３と接続されて
おり、その出力端がデコーダの出力端４２を形成してい
る。出力端２９．３０．３８および３９がそれぞれビッ
ト＄ｎ−１、ｃｎ−１、ｓｎ−２およびｃｎ−２で占有
されている際には、アンドゲート４９の出力端から正の
オーバーフロー信号＋０ＶＦＬが、またアンドゲート４
８の出力端から負のオーバーフロー信号−０ＶＦＬが取
出され得る。そしてオアゲート５０の出力端４０からは
信号０ＲＡＬＬが、また出力端４０′からはそれに対し
て反転された信号０ＲＡＬＬが取出され得る。出力端４
１および４２には反転されたオーバーフロー信号＋０Ｖ
ＦＬおよび一０ＶＦＬが生ずる。
第３図には、加算器ＡＤｎ ＋ ２の桁上げ出力端５の
後に接続されている論理回路２６の１つの実施例が示さ
れている。この論理回路は第３図のように電流パスを互
いに並列に接続されている２つのスイッチングトランジ
スタ５４および５５を含んでおり、これらのうち第１の
スイッチングトランジスタはＰチャネル電界効果トラン
ジスタとして、また第２のスイッチングトランジスタは
Ｎチャネル電界効果トランジスタとして構成されている
。これらのトランジスタのソース端子は、第１図の桁上
げ出力端５と接続されている論理回路２６の入力端と接
続されており、またこれらのトランジスタのドレイン端
子は、一時メモリ３６の入力端と接続されている論理回
路２６の出力端５６と接続されている。出力端５６は１
つの別のＮチャネルスイッチングトランジスタ５７を介
して、基準電位に接続されている回路点５８と接続され
ている。スイッチングトランジスタ５４および５７のゲ
ートは信号０ＲＡＬＬを与えられ、スイッチングトラン
ジスタ５５のゲートはそれに対して反転された信号０Ｒ
ＡＬＬを与えられる。加算器ＡＤｎ−３・・・ＡＤ、の
キャリ出力端の後に接続されているその他の論理回路、
たとえば２７は同じく第３図のように構成されているこ
とが目的にかなっている。
後に接続されている論理回路２６の１つの実施例が示さ
れている。この論理回路は第３図のように電流パスを互
いに並列に接続されている２つのスイッチングトランジ
スタ５４および５５を含んでおり、これらのうち第１の
スイッチングトランジスタはＰチャネル電界効果トラン
ジスタとして、また第２のスイッチングトランジスタは
Ｎチャネル電界効果トランジスタとして構成されている
。これらのトランジスタのソース端子は、第１図の桁上
げ出力端５と接続されている論理回路２６の入力端と接
続されており、またこれらのトランジスタのドレイン端
子は、一時メモリ３６の入力端と接続されている論理回
路２６の出力端５６と接続されている。出力端５６は１
つの別のＮチャネルスイッチングトランジスタ５７を介
して、基準電位に接続されている回路点５８と接続され
ている。スイッチングトランジスタ５４および５７のゲ
ートは信号０ＲＡＬＬを与えられ、スイッチングトラン
ジスタ５５のゲートはそれに対して反転された信号０Ｒ
ＡＬＬを与えられる。加算器ＡＤｎ−３・・・ＡＤ、の
キャリ出力端の後に接続されているその他の論理回路、
たとえば２７は同じく第３図のように構成されているこ
とが目的にかなっている。
第４図には論理回路２４の１つの実施例が示されている
。この場合、電流パスを互いに並列に接続されている２
つのスイッチングトランジスタ５８ａおよび５９が設け
られており、それらのソース端子は、加算器ＡＤｎ ＋
２の和出力端４と接続されている１つの回路点と接続
されている。また、それらのドレイン端子は、論理回路
２４の出力端を成す１つの回路点６０に導かれている０
回路点６０は２つのＰチャネルスイッチングトランジス
タ６１および６２の直列回路を介して、供給電圧を与え
られている１つの端子６３と接続されている。さらに回
路点６０は２つのＮチャネルスイッチングトランジスタ
６４および６５の直列回路を介して、基準電位に接続さ
れている１つの端子６６と接続されている。Ｐチャネル
トランジスタ５８ａおよびトランジスタ６４のゲートは
出力端４０を介して信号０ＲＡＬＬにより駆動され、ま
たＮチャネルトランジスタ５９およびトランジスタ６２
のゲートはそれに対して反転された出力端４０′を介し
て発せられる信号０ＲＡＬＬにより駆動される。トラン
ジスタ６１および６５のゲートはデコーダ２８の出力端
４２と接続されており、また−０ＶＦＬを与えられる。
。この場合、電流パスを互いに並列に接続されている２
つのスイッチングトランジスタ５８ａおよび５９が設け
られており、それらのソース端子は、加算器ＡＤｎ ＋
２の和出力端４と接続されている１つの回路点と接続
されている。また、それらのドレイン端子は、論理回路
２４の出力端を成す１つの回路点６０に導かれている０
回路点６０は２つのＰチャネルスイッチングトランジス
タ６１および６２の直列回路を介して、供給電圧を与え
られている１つの端子６３と接続されている。さらに回
路点６０は２つのＮチャネルスイッチングトランジスタ
６４および６５の直列回路を介して、基準電位に接続さ
れている１つの端子６６と接続されている。Ｐチャネル
トランジスタ５８ａおよびトランジスタ６４のゲートは
出力端４０を介して信号０ＲＡＬＬにより駆動され、ま
たＮチャネルトランジスタ５９およびトランジスタ６２
のゲートはそれに対して反転された出力端４０′を介し
て発せられる信号０ＲＡＬＬにより駆動される。トラン
ジスタ６１および６５のゲートはデコーダ２８の出力端
４２と接続されており、また−０ＶＦＬを与えられる。
論理回路２３も第４図のように構成されていることが目
的にかなっている。
的にかなっている。
論理回路２５は第４図のように構成されていることが有
利であり、単に信号−０ＶＦＬＯ代わりに信号＋０ＶＦ
Ｌがトランジスタ６１および６５の駆動のために使用さ
れる。別の加算器ＡＤｎ−４・・・ＡＤ、の和出力端の
後に接続されている論理回路は同じく論理回路２５に相
応して構成されていることが目的にかなっている。
利であり、単に信号−０ＶＦＬＯ代わりに信号＋０ＶＦ
Ｌがトランジスタ６１および６５の駆動のために使用さ
れる。別の加算器ＡＤｎ−４・・・ＡＤ、の和出力端の
後に接続されている論理回路は同じく論理回路２５に相
応して構成されていることが目的にかなっている。
加算器ＡＤ、の出力端における論理回路を上記のように
構成し、かつ第２図によるデコーダを使用することによ
り、第１図によるアキュムレータに上記の正のオーバー
フロー条件の生起の際に００００の飽和キャリワードお
よび００１１１の飽和中間和ワードを与え、また上記の
負のオーバーフロー条件の生起の際に００００の飽和キ
ャリワードおよび１１０００の飽和中間和ワードを与え
ることができる。
構成し、かつ第２図によるデコーダを使用することによ
り、第１図によるアキュムレータに上記の正のオーバー
フロー条件の生起の際に００００の飽和キャリワードお
よび００１１１の飽和中間和ワードを与え、また上記の
負のオーバーフロー条件の生起の際に００００の飽和キ
ャリワードおよび１１０００の飽和中間和ワードを与え
ることができる。
第５図には、２の補数内の４つの２進数のビット並列な
加算の役割をするように第１図による装置を拡張した例
が示されている。この場合、既に第１図に示された加算
器ＡＤ、の群の後に加算器ＺＡ、の追加的な群が接続さ
れており、各加算器ＺＡＩは３つの入力端を設けられて
いる。加算器ＡＤＩの出力線は論理回路２３ないし２７
および一時メモリ３３ないし３７の省略のちとに加算器
ＺＡＩの入力端と接続されている。詳細には、出力線６
ないし８はそれぞれＺＡｎ −１、ＺＡ、−２およびＺ
Ａｎ ＋ ３の第１の入力端Ｚｌｌ、Ｚ１２およびＺ１
３に導かれており、また出力線１４および１５はＺＡｎ
−１およびＺＡｎ −２の第２の入力端ｚ２１およびＺ
２２に導かれている。一般的に、１つの加算器ＡＤＩの
和出力端はその後に接続されている加算器ＺＡＩの第１
の入力端と接続されており、またＡＤ、の桁上げ出力端
は次に高い位の加算器ＺＡ１＋１の第２の入力端と接続
されている。追加的な加算器ＺＡ、はそれらの下側の出
力側で第１図中の加算器ＡＤ＋と同一の仕方で同一の回
路部分と接続されている。従って、これらの回路部分は
第１図中の参照符号に′記号を付した参照符号を付され
ている。加算器ＡＤ＋の第１の入力端に与えられる点１
１′、１２′・・・に生ずる中間和ワードは第１の２進
数を表し、また一時メモリ３６′、３７′・・・を介し
てＡＤＩの第２の入力端に与えられる点２１′、２２′
・・・に生ずるキャリワードは第２の２進数を表す。Ａ
Ｄｌの第３の入力端に与えられている数りは第３の２進
数を、また追加的な加算器ＺＡＩの第３の入力端に与え
られる数Ｅは第４の２進数を形成する。
加算の役割をするように第１図による装置を拡張した例
が示されている。この場合、既に第１図に示された加算
器ＡＤ、の群の後に加算器ＺＡ、の追加的な群が接続さ
れており、各加算器ＺＡＩは３つの入力端を設けられて
いる。加算器ＡＤＩの出力線は論理回路２３ないし２７
および一時メモリ３３ないし３７の省略のちとに加算器
ＺＡＩの入力端と接続されている。詳細には、出力線６
ないし８はそれぞれＺＡｎ −１、ＺＡ、−２およびＺ
Ａｎ ＋ ３の第１の入力端Ｚｌｌ、Ｚ１２およびＺ１
３に導かれており、また出力線１４および１５はＺＡｎ
−１およびＺＡｎ −２の第２の入力端ｚ２１およびＺ
２２に導かれている。一般的に、１つの加算器ＡＤＩの
和出力端はその後に接続されている加算器ＺＡＩの第１
の入力端と接続されており、またＡＤ、の桁上げ出力端
は次に高い位の加算器ＺＡ１＋１の第２の入力端と接続
されている。追加的な加算器ＺＡ、はそれらの下側の出
力側で第１図中の加算器ＡＤ＋と同一の仕方で同一の回
路部分と接続されている。従って、これらの回路部分は
第１図中の参照符号に′記号を付した参照符号を付され
ている。加算器ＡＤ＋の第１の入力端に与えられる点１
１′、１２′・・・に生ずる中間和ワードは第１の２進
数を表し、また一時メモリ３６′、３７′・・・を介し
てＡＤＩの第２の入力端に与えられる点２１′、２２′
・・・に生ずるキャリワードは第２の２進数を表す。Ａ
Ｄｌの第３の入力端に与えられている数りは第３の２進
数を、また追加的な加算器ＺＡＩの第３の入力端に与え
られる数Ｅは第４の２進数を形成する。
これらの４つの２進数は第５Ｔ！！Ｊによる加算器によ
りビット並列に互いに加算される０回路点１１′、１２
′・・・および２１′、２２′・・・には再び中間和ワ
ードおよびキャリワードが生じ、これらから加算装置Ａ
Ｓ′内で所望の和ワードＳ＃が形成される。デコーダ２
８によりＡＤｎ−＋およびＡＤｎ−２の第１の両入力端
におけるビットに関係して、１つの正または負のオーバ
ーフロー条件が存在するか否かが判定される０判定の結
果が肯定であれば、デコーダ２８の出力端４０，４０’
、４１および４２を介して、また論理回路２３′ないし
２７′などにより、既に第１図により説明した飽和対策
が行われる。
りビット並列に互いに加算される０回路点１１′、１２
′・・・および２１′、２２′・・・には再び中間和ワ
ードおよびキャリワードが生じ、これらから加算装置Ａ
Ｓ′内で所望の和ワードＳ＃が形成される。デコーダ２
８によりＡＤｎ−＋およびＡＤｎ−２の第１の両入力端
におけるビットに関係して、１つの正または負のオーバ
ーフロー条件が存在するか否かが判定される０判定の結
果が肯定であれば、デコーダ２８の出力端４０，４０’
、４１および４２を介して、また論理回路２３′ないし
２７′などにより、既に第１図により説明した飽和対策
が行われる。
第５図による装置は相応の仕方で加算器ＺＡ。
の後に接続されている別の加算器の付加により２の補数
内の５つまたはそれ以上の２進数の加算用として拡張さ
れ得る。回路部分２３′ないし２７′および３３′ない
し３７′は出力側に、最も下の加算器群内に配置されて
おり加算装置ＡＳ’の直前に対応付けられている別の加
算器を設けられている。再帰的な回路分枝がこの場合に
も一時メモリ３３′ないし３７′の出力端から加算器Ａ
Ｄｌの入力端へ延びている。５またはそれ以上の２進数
の加算用として複数個の加算器行から形成された回路装
置は、たとえばケー・ワンプ（Ｋ、Ｈｗａｎｇ）著「コ
ンピュータ・アリスメティック（Ｃｏｍｐｕ ｔｅｒＡ
ｒｉｔｈ…ｅｔｉｃ） Ｊ 、ジョン・ライレイ・アン
ド・サンズ（Ｌｏｈｎ Ｗｉｌｅｙ ａｎｄ ５ｏｎｓ
）ニューヨーク出版、１９７９年、第１００〜１０３頁
、特に第４．３図に示されている。
内の５つまたはそれ以上の２進数の加算用として拡張さ
れ得る。回路部分２３′ないし２７′および３３′ない
し３７′は出力側に、最も下の加算器群内に配置されて
おり加算装置ＡＳ’の直前に対応付けられている別の加
算器を設けられている。再帰的な回路分枝がこの場合に
も一時メモリ３３′ないし３７′の出力端から加算器Ａ
Ｄｌの入力端へ延びている。５またはそれ以上の２進数
の加算用として複数個の加算器行から形成された回路装
置は、たとえばケー・ワンプ（Ｋ、Ｈｗａｎｇ）著「コ
ンピュータ・アリスメティック（Ｃｏｍｐｕ ｔｅｒＡ
ｒｉｔｈ…ｅｔｉｃ） Ｊ 、ジョン・ライレイ・アン
ド・サンズ（Ｌｏｈｎ Ｗｉｌｅｙ ａｎｄ ５ｏｎｓ
）ニューヨーク出版、１９７９年、第１００〜１０３頁
、特に第４．３図に示されている。
第６図には、第１図による１つのアキュムレータを含む
一次の再帰的フィルタが示されている。
一次の再帰的フィルタが示されている。
２の補数で表されており１つのアナログ入力信号の走査
された振幅値の列に相当しており入力端６７に相続くク
ロック周期でそれぞれ与えられるｎ桁の２進数Ｄｉの列
は先ず、ｎ傷の中間メモリから成る１つの遅延回路６８
内でビット並列に１つのクロック周期時間だけ遅延させ
られ、その後にそれぞれ第１図によるアキュムレータＡ
Ｄ、の第３の入力端に供給される。これからそれぞれ導
き出された中間和ワードおよびキャリワードは、中間メ
モリ３３ないし３７などから成る１つの遅延回路６９内
で別の１つのクロック周期時間だけ遅延させられ、その
後に１つの再帰的ループ７０を介してアキュムレータの
第１および第２の入力端に供給される。その際に両ワー
ドは個々の加算器ＡＤ、への対応付けをｍビットだけ右
方または左方へずらされ得る。このことは１つの評価器
７０ａ内の２−ｍまたは２ｍによる乗算に相当する。
された振幅値の列に相当しており入力端６７に相続くク
ロック周期でそれぞれ与えられるｎ桁の２進数Ｄｉの列
は先ず、ｎ傷の中間メモリから成る１つの遅延回路６８
内でビット並列に１つのクロック周期時間だけ遅延させ
られ、その後にそれぞれ第１図によるアキュムレータＡ
Ｄ、の第３の入力端に供給される。これからそれぞれ導
き出された中間和ワードおよびキャリワードは、中間メ
モリ３３ないし３７などから成る１つの遅延回路６９内
で別の１つのクロック周期時間だけ遅延させられ、その
後に１つの再帰的ループ７０を介してアキュムレータの
第１および第２の入力端に供給される。その際に両ワー
ドは個々の加算器ＡＤ、への対応付けをｍビットだけ右
方または左方へずらされ得る。このことは１つの評価器
７０ａ内の２−ｍまたは２ｍによる乗算に相当する。
再帰的ループ７０を介して供給されたワードは、それぞ
れ直ぐ後に続くクロックによりＡＤＩの第３の入力端に
与えられる２進数りに加算される。
れ直ぐ後に続くクロックによりＡＤＩの第３の入力端に
与えられる２進数りに加算される。
遅延回路６９の出力端に生ずる中間和ワードおよびキャ
リワードは加算装置ＡＳにその入力端１１．１２・・・
２１．２２を介して供給され、またフィルタリングされ
たディジタル出力信号Ｄｉ′に合成される。
リワードは加算装置ＡＳにその入力端１１．１２・・・
２１．２２を介して供給され、またフィルタリングされ
たディジタル出力信号Ｄｉ′に合成される。
第７図には、遅延回路６９から出力される中間和ワード
およびキャリワードが、ＡＤ、、ＺＡ＋により示されて
いる第５図による１つのアキュムレータに供給される点
で第６図と異なる１つの二次の再帰的フィルタが示され
ている。これから出力される中間和ワードおよびキャリ
ワードは、一時メモリ３３′ないし３７′に相当する１
つの遅延回路７１内で１つのクロック周期時間だけ遅延
させられ、また１つの再帰的ループ７２を介してアキエ
ムレータＡＤ（の第１の両入力端にもアキュムレータＡ
ＤＩ、ＺＡＩの第１の両入力端にも供給される０両ワー
ドは第５図によるアキエムレータの個々の加算器ＡＤ、
への対応付けをｍ１ビットだけ右方または左方へずらさ
れ得る。このことは１つの評価器７２ａ内の２−ｍｌま
たは２ ｍ １による乗算に相当する。こうして評価さ
れたワードは次いでさらに第１図によるアキエムレータ
の個々の加算器ＡＤｌへの対応付けをｍ２ビットだけ右
方または左方へずらされ得る。このことは１つの評価器
７２ｂ内の２− ｍ ２または２ ｍ ２による乗算に
相当するＩＡＤＩの第３の入力端はＤｉで、またＡＤＩ
、ＺＡ、の第３および第４の入力端は遅延回路６９から
出力された第１のアキュムレータＡＤＩの中間和ワード
およびキャリワードで占有されている。遅延回路７１の
出力端に生ずる中間和ワードおよびキャリワードは加算
装置ＡＳにその入力端１１’、１２′・・・２１′、２
２′・・・を介して供給され、またフィルタリングされ
たディジタル出力信号Ｄｉ′に合成される。
およびキャリワードが、ＡＤ、、ＺＡ＋により示されて
いる第５図による１つのアキュムレータに供給される点
で第６図と異なる１つの二次の再帰的フィルタが示され
ている。これから出力される中間和ワードおよびキャリ
ワードは、一時メモリ３３′ないし３７′に相当する１
つの遅延回路７１内で１つのクロック周期時間だけ遅延
させられ、また１つの再帰的ループ７２を介してアキエ
ムレータＡＤ（の第１の両入力端にもアキュムレータＡ
ＤＩ、ＺＡＩの第１の両入力端にも供給される０両ワー
ドは第５図によるアキエムレータの個々の加算器ＡＤ、
への対応付けをｍ１ビットだけ右方または左方へずらさ
れ得る。このことは１つの評価器７２ａ内の２−ｍｌま
たは２ ｍ １による乗算に相当する。こうして評価さ
れたワードは次いでさらに第１図によるアキエムレータ
の個々の加算器ＡＤｌへの対応付けをｍ２ビットだけ右
方または左方へずらされ得る。このことは１つの評価器
７２ｂ内の２− ｍ ２または２ ｍ ２による乗算に
相当するＩＡＤＩの第３の入力端はＤｉで、またＡＤＩ
、ＺＡ、の第３および第４の入力端は遅延回路６９から
出力された第１のアキュムレータＡＤＩの中間和ワード
およびキャリワードで占有されている。遅延回路７１の
出力端に生ずる中間和ワードおよびキャリワードは加算
装置ＡＳにその入力端１１’、１２′・・・２１′、２
２′・・・を介して供給され、またフィルタリングされ
たディジタル出力信号Ｄｉ′に合成される。
１つのｎ次のりカーシブ・フィルタ内では類似の仕方で
第２図による１つのアキュムレータおよび第５図による
ｎ−１個のアキエムレータが使用され得る。
第２図による１つのアキュムレータおよび第５図による
ｎ−１個のアキエムレータが使用され得る。
一時メモリ３３ないし３７または３３′ないし３７′な
どが、それぞれマスタ−スレーブ・フリップフロップか
ら成るシフトレジスタ回路として構成されていることは
有利である。さらに、加算装置ＡＳまたはＡｓ’はドイ
ツ連邦共和国特許出願公開第３５２４７９７号明細書の
第９ｖＩＩＪに示されており、そこに詳細に説明されて
いる加算装置と同様に構成されていてよい。
どが、それぞれマスタ−スレーブ・フリップフロップか
ら成るシフトレジスタ回路として構成されていることは
有利である。さらに、加算装置ＡＳまたはＡｓ’はドイ
ツ連邦共和国特許出願公開第３５２４７９７号明細書の
第９ｖＩＩＪに示されており、そこに詳細に説明されて
いる加算装置と同様に構成されていてよい。
最後に、加算器ＡＤｎ−，は、反対符号の比較的大きな
中間和ワードおよびキャリワードが１つの比較的小さな
和ワードに合成されるときに必要なオーバーフロー補正
を行う１つの出力側の補正要素を有し得る。このような
補正要素により２番目に高い位の加算ＩＡＤｎ−２のキ
ャリワードが最上位の加算器ＡＤｎ−，のキャリビット
により置換され、また両最上位の加算器ＡＤｎ＋ １お
よびＡＤｎ−２のキャリビットが等しくない場合にはＡ
Ｄｎ−、の和ビットがＡＤｎ−２のキャリビットにより
置換される。このようなオーバーフロー補正対策は前述
のドイツ連邦共和国特許出願公開第３５２４７９７号明
細書に詳細に説明されている。出力線、たとえば６ない
し８．１４および１５上に与えられる中間和ワードおよ
びキャリワードが既にこの仕方でＡＤｎ−、に対する回
路ブロック内に組み入れられている１つのこのような補
正要素の使用のもとに補正されていることを出発点とし
得る。加算器ＺＡ１．および別の加算器群の中間和ワー
ドおよびキャリワードが類似の仕方でこのようなオーバ
ーフローに関して補正されることは目的にかなっており
、その際に相応の補正要素がブロックＺＡｎ −１内に
も別の加算器群のそれぞれ最上位の加算器に対するブロ
ック内にも組み入れられている。
中間和ワードおよびキャリワードが１つの比較的小さな
和ワードに合成されるときに必要なオーバーフロー補正
を行う１つの出力側の補正要素を有し得る。このような
補正要素により２番目に高い位の加算ＩＡＤｎ−２のキ
ャリワードが最上位の加算器ＡＤｎ−，のキャリビット
により置換され、また両最上位の加算器ＡＤｎ＋ １お
よびＡＤｎ−２のキャリビットが等しくない場合にはＡ
Ｄｎ−、の和ビットがＡＤｎ−２のキャリビットにより
置換される。このようなオーバーフロー補正対策は前述
のドイツ連邦共和国特許出願公開第３５２４７９７号明
細書に詳細に説明されている。出力線、たとえば６ない
し８．１４および１５上に与えられる中間和ワードおよ
びキャリワードが既にこの仕方でＡＤｎ−、に対する回
路ブロック内に組み入れられている１つのこのような補
正要素の使用のもとに補正されていることを出発点とし
得る。加算器ＺＡ１．および別の加算器群の中間和ワー
ドおよびキャリワードが類似の仕方でこのようなオーバ
ーフローに関して補正されることは目的にかなっており
、その際に相応の補正要素がブロックＺＡｎ −１内に
も別の加算器群のそれぞれ最上位の加算器に対するブロ
ック内にも組み入れられている。
第１図ないし第５図による実施例の変形として、２つの
最上位の加算器、たとえばＡＤｎ−、およびＡＤｎ−２
のほかに、各群はそれに続く重みの別の加算器、たとえ
ばＡＤｎ−３およびＡＤｎ−４をもそれぞれそれらの第
３の入力端を介して１つの供給される２進数りまたはＥ
の１つの同一のビットで占有されていてよい。このこと
は、２の補数で表された２進数の１つの符号乗算に相当
する。
最上位の加算器、たとえばＡＤｎ−、およびＡＤｎ−２
のほかに、各群はそれに続く重みの別の加算器、たとえ
ばＡＤｎ−３およびＡＤｎ−４をもそれぞれそれらの第
３の入力端を介して１つの供給される２進数りまたはＥ
の１つの同一のビットで占有されていてよい。このこと
は、２の補数で表された２進数の１つの符号乗算に相当
する。
第１図は３つの２進数をビット並列に加算するためのキ
ャリ・セイブ加算器を有する本発明による装置のブロッ
ク図、第２図は第１図による第１の部分回路の回路例の
回路図、第３図は第１図による第２の部分回路の回路例
の回路図、第４図は第１図による第３の部分回路の回路
例の回路図、第５図は４つの２進数をピント並列に加算
するためのキャリ・セイブ加算器を有する本発明による
装置のブロック図、第６図は第１図による装置の応用例
のブロック図、第７図は第５図による装置の応用例のブ
ロック図である。 １〜３・・・入力端、４・・・和出力端、５・・・桁上
げ出力端、６〜８・・・出力線、１１〜１３・・・第１
の入力端、１４．１５・・・出力線、１６〜１９゛・・
・再帰的な回路分枝、２１．２２・・・第２の入力端、
３１〜３ｎ・・・出力端、２３〜２７・・・論理回路、
３３〜３７・・・一時メモリ、２８・・・デコーダ、２
９．３０，３８．３９・・・入力端、４０．４０’、４
１．４２・・・出力端、４４・・・アンドゲート、４５
・・・ノアゲート、４６・・・ナンドゲート、４７・・
・オアゲート、４８．４９・・・アンドゲート、５０・
・・オアゲート、５１〜５３・・・インバータ、５４．
５５・・・スイッチングトランジスタ、５６・・・出力
端、５７・・・スイッチングトランジスタ、５８・・・
回路点、５８ａ、５９・・・スイッチングトランジスタ
、６０・・・回路点、６１．６２・・・スイッチングト
ランジスタ、６３・・・端子、６４．６５・・・スイッ
チングトランジスタ、６６・・・端子、６７・・・入力
端、６８．６９・・・遅延回路、７０・・・再帰的ルー
プ、７０ａ・・・評価器、７１・・・遅延回路、７２・
・・再帰的ループ、７２ａ、７２ｂ・・・評価器、ＡＤ
ｎ−ビ・・加算器、Ａｓ・・・加算装置、ＡＳ。−ビ・
・加算器、Ｓ・・・中間和ワード、Ｃ・・・キャリワー
ド、Ｓ′・・・和ワード、ＺＡｎ −、・・・追加的な
加算器。 ＦＩＧ３ ＦＩＧ ４ 聞ＡＬＬ Ｕｌ（ＡＬＬ
ャリ・セイブ加算器を有する本発明による装置のブロッ
ク図、第２図は第１図による第１の部分回路の回路例の
回路図、第３図は第１図による第２の部分回路の回路例
の回路図、第４図は第１図による第３の部分回路の回路
例の回路図、第５図は４つの２進数をピント並列に加算
するためのキャリ・セイブ加算器を有する本発明による
装置のブロック図、第６図は第１図による装置の応用例
のブロック図、第７図は第５図による装置の応用例のブ
ロック図である。 １〜３・・・入力端、４・・・和出力端、５・・・桁上
げ出力端、６〜８・・・出力線、１１〜１３・・・第１
の入力端、１４．１５・・・出力線、１６〜１９゛・・
・再帰的な回路分枝、２１．２２・・・第２の入力端、
３１〜３ｎ・・・出力端、２３〜２７・・・論理回路、
３３〜３７・・・一時メモリ、２８・・・デコーダ、２
９．３０，３８．３９・・・入力端、４０．４０’、４
１．４２・・・出力端、４４・・・アンドゲート、４５
・・・ノアゲート、４６・・・ナンドゲート、４７・・
・オアゲート、４８．４９・・・アンドゲート、５０・
・・オアゲート、５１〜５３・・・インバータ、５４．
５５・・・スイッチングトランジスタ、５６・・・出力
端、５７・・・スイッチングトランジスタ、５８・・・
回路点、５８ａ、５９・・・スイッチングトランジスタ
、６０・・・回路点、６１．６２・・・スイッチングト
ランジスタ、６３・・・端子、６４．６５・・・スイッ
チングトランジスタ、６６・・・端子、６７・・・入力
端、６８．６９・・・遅延回路、７０・・・再帰的ルー
プ、７０ａ・・・評価器、７１・・・遅延回路、７２・
・・再帰的ループ、７２ａ、７２ｂ・・・評価器、ＡＤ
ｎ−ビ・・加算器、Ａｓ・・・加算装置、ＡＳ。−ビ・
・加算器、Ｓ・・・中間和ワード、Ｃ・・・キャリワー
ド、Ｓ′・・・和ワード、ＺＡｎ −、・・・追加的な
加算器。 ＦＩＧ３ ＦＩＧ ４ 聞ＡＬＬ Ｕｌ（ＡＬＬ
Claims (1)
- 【特許請求の範囲】 １）２の補数内の２進数をビット並列に加算するための
キャリ・セイブ加算器を有する装置であって、それぞれ
同一の重みの２進数ビットに対する入力端と１つの中間
和ビットおよび１つのキャリビットを出力するための出
力端（４、５）とを有する第１の加算器（ＡＤ＿ｉ）の
１つの群を有し、中間和ビットから形成される中間和ワ
ードおよびキャリビットから形成されるキャリワードを
それぞれ和ワードに合成する１つの加算装置（ＡＳ）を
有し、中間和ワードを第１の加算器（ＡＤ＿ｉ）の第１
の入力端に、またキャリワードをその第２の入力端に与
える再帰的な回路分枝を有し、また外部から供給される
２進数ビットで占有されている第１の加算器（ＡＤ＿ｉ
）の第３の入力端を有する装置において、少なくとも中
間和およびキャリビットの両最上位ビットを与えられて
おりまた所与の入力ビットパターンの生起の際に１つの
許される加算器内容の上方超過を示すオーバーフロー信
号を発生する１つのデコーダ（２８）が設けられており
、オーバーフロー信号の生起に関係してそのつどの中間
和ワードおよびキャリワードのスイッチオフおよび飽和
中間和ワードおよび飽和キャリワードのスイッチオンを
再帰的な回路分枝において行う論理回路（２３ないし２
７）が設けられており、また飽和中間和ワードおよび飽
和キャリワードが、許される加算器内容を上方超過しな
い和ワードを生ずるように選定されていることを特徴と
するキャリ・セイブ加算器を有する装置。 ２）第１の加算器（ＡＤ＿ｉ）により得られた第１の中
間和およびキャリビットが第１の中間メモリ（３３ない
し３７）を介して第１の加算器（ＡＤ＿ｉ）の第１およ
び第２の入力端にも加算装置（ＡＳ）にも与えられ、論
理回路（２３ないし２７）が第１の加算器（ＡＤ＿ｉ）
の出力端の後に接続されており、中間メモリが所与のク
ロック周波数のクロックパルスによりクロックされてお
り、また第１の加算器（ＡＤ＿ｉ）の第３の入力端の占
有が２進数（Ｄｉ）の第１の列によりクロック周波数の
リズムで行われることを特徴とする特許請求の範囲第１
項記載の装置。 ３）第１の加算器（ＡＤ＿ｉ）の群の後に加算器（ＺＡ
＿ｉ）の少なくとも１つの別の群が接続されており、１
つのこのような別の群の加算器が、加算器のそれぞれ直
前に対応付けられている群の同値の中間和およびキャリ
ビットに対するそれぞれ第１および第２の入力端と、中
間和およびキャリビットを加算器のそれぞれ直後に対応
付けられている群にまたは最後の別の群の場合には加算
装置（ＡＳ）に出力するための和および桁上げ出力端と
を有し、最後の別の群の加算器の出力端と加算装置との
間に別の一時メモリ（３３′ないし３７′）が挿入され
ており、再帰的な回路分枝が最後の別の群の加算器の出
力端から別の一時メモリ（３３′ないし３７′）を経て
第１の加算器（ＡＤ＿ｉ）の第１および第２の入力端へ
延びており、各別の群の加算器が群に個々に対応付けら
れている２進数（Ｅｉ）の別の列で占有されているそれ
ぞれ第３の入力端を有し、論理回路（２３′ないし２７
′）が最後の別の群の加算器（ＺＡ＿ｉ）の出力端の後
に接続されており、別の一時メモリが所与のクロック周
波数のクロックパルスによりクロックされており、また
別の群の加算器の第３の入力端の占有が２進数（Ｅｉ）
の別の列によりクロック周波数のリズムで行われること
を特徴とする特許請求の範囲第１項記載の装置。 ４）第１の加算器（ＡＤ＿ｉ）の第１の入力端がそれぞ
れ同じ第１の加算器の第１の中間和ビットの供給の役割
をする第１の中間メモリ（３３、３４、３５）と、また
第１の加算器（ＡＤ＿ｉ）の第２の入力端がそれぞれ次
に低い重みの第１の加算器のキャリビットの供給の役割
をする第１の中間メモリ（３６、３７）と接続されてお
り、もしくは上記とは異なり、第１の中間メモリへの第
１の加算器の対応付けが、入力側に中間和およびキャリ
ビットを与えられる第１の加算器の重みが上記の対応付
けにくらべてそれぞれ１つの一定の位数だけ異なるよう
に行われていることを特徴とする特許請求の範囲第２項
記載の装置。 ５）第１の加算器（ＡＤ＿ｉ）の第１の入力端が前記別
の群のうちの同じ重みの加算器（ＺＡｉ）の中間和ビッ
トの供給の役割をする別の中間メモリ（３３′、３４′
、３５′）と、また第１の加算器（ＡＤ＿ｉ）の第２の
入力端が前記別の群の次に低い重みの加算器（ＺＡｉ）
のキャリビットの供給の役割をする別の中間メモリ（３
６′、３７′）と接続されており、もしくは上記とは異
なり、別の中間メモリへの第１の加算器の対応付けが、
入力側に中間和およびキャリビットを与えられる第１の
加算器の重みが上記の対応付けにくらべてそれぞれ１つ
の一定の位数だけ異なるように行われていることを特徴
とする特許請求の範囲第３項記載の装置 ６）最上位の第１の加算器（ＡＤ＿ｎ＿−＿１）の第１
および第２の入力端に与えられている中間和およびキャ
リビット（ｓ＿ｎ＿−＿１、ｃ＿ｎ＿−＿１）がそれぞ
れ０であり、かつ２番目に高い位の第１の加算器（ＡＤ
＿ｎ＿−＿２）の第１および第２の入力端に与えられて
いる中間和およびキャリビット（ｓ＿ｎ＿−＿２、ｃ＿
ｎ＿−＿２）の少なくとも１つが値１を有する場合に、
負のオーバーフロー信号を発生するようにデコーダ（２
８）が構成されていることを特徴とする特許請求の範囲
第１項ないし第５項のいずれか１項に記載の装置。 ７）最上位の第１の加算器（ＡＤ＿ｎ＿−＿１）の第１
および第２の入力端に与えられている中間和およびキャ
リビット（ｓ＿ｎ＿−＿１、ｃ＿ｎ＿−＿１）がそれぞ
れ１であり、かつ２番目に高い位の第１の加算器（ＡＤ
＿ｎ＿−＿２）の第１および第２の入力端に与えられて
いる中間和およびキャリビット（ｓ＿ｎ＿−＿２、ｃ＿
ｎ＿−＿２）の少なくとも１つが値０を有する場合に、
負のオーバーフロー信号を発生するようにデコーダ（２
８）が構成されていることを特徴とする特許請求の範囲
第１項ないし第５項のいずれか１項に記載の装置 ８）デコーダ（２８）が正または負のオーバーフロー信
号の生起の際に１つの一般的なオーバーフロー信号を出
力することを特徴とする特許請求の範囲第５項または第
７項記載の装置 ９）論理回路（２３ないし２７）が正のオーバーフロー
信号の生起の際に、飽和キャリワードおよび飽和中間和
ワードを再帰的な回路分枝（１６ないし１９）に与える
ように指令され、飽和キャリワードのすべてのビットは
値０を有し、他方において飽和中間和ワードの両最上位
ビットは値０を、また飽和中間和ワードのその他のビッ
トは値１を有することを特徴とする特許請求の範囲第６
項または第７項記載の装置。 １０）論理回路（２３ないし２７）が負のオーバーフロ
ー信号の生起の際に、飽和キャリワードおよび飽和中間
和ワードを再帰的な回路分枝（１６ないし１９）に与え
るように指令され、その際に飽和キャリワードのすべて
のビットは値０を有し、他方において飽和中間和ワード
の両最上位ビットは値１を、また飽和中間和ワードのそ
の他のビットは値０を有することを特徴とする特許請求
の範囲第６項または第７項記載の装置。 １１）デコーダが第１のアンドゲート（４４）を含んで
おり、その入力端が最上位の第１の加算器（ＡＤ＿ｎ＿
−＿１）の両第１の入力端と接続されており、ナンドゲ
ート（４６）が設けられており、その入力端が２番目に
高い位の第１の加算器（ＡＤ＿ｎ＿−＿２）の両第１の
入力端と接続されており、第１のアンドゲート（４４）
に入力側で並列に接続されているノアゲート（４５）と
ナンドゲート（４６）に入力側で並列に接続されている
第１のオアゲート（４７）とが設けられており、第１の
アンドゲート（４４）およびナンドゲート（４６）の出
力端が第２のアンドゲート（４８）の入力端と接続され
ており、ノアゲート（４５）および第１のオアゲート（
４７）の出力端が第３のアンドゲート（４９）の入力端
と接続されており、第２のアンドゲート（４８）の出力
端が第１のインバータ（５３）を介して逆の負のオーバ
ーフロー信号に対するデコーダ出力端（４２）と接続さ
れており、第３のアンドゲート（４９）の出力端が第２
のインバータ（５２）を介して逆の正のオーバーフロー
信号に対するデコーダ出力端（４１）と接続されており
、第２および第３のアンドゲート（４８、４９）の出力
端が第２のオアゲート（５０）の入力端に導かれており
、また第２のオアゲート（５０）の出力端が直接に一般
的なオーバーフロー信号に対するデコーダ出力端（４０
）と、また第３のインバータ（５１）を介して逆の一般
的なオーバーフロー信号に対するデコーダ出力端（４０
′）と接続されていることを特徴とする特許請求の範囲
第６項ないし第８項のいずれか１項に記載の装置。 １２）キャリワードのスイッチオフおよび飽和キャリワ
ードのスイッチオンを行う論理回路がそれぞれ相異なる
チャネル形式の２つの電界効果スイッチングトランジス
タから成り、それらのソース端子が論理回路の１つの入
力端と接続されており、またそれらのドレイン端子が論
理回路の１つの出力端に導かれており、その際にこれら
のトランジスタのうち一方のトランジスタのゲートは一
般的なオーバーフロー信号を、また他方のトランジスタ
のゲートは逆の一般的なオーバーフロー信号を与えられ
ており、また論理回路の出力端（５６）が、ゲートで一
般的なオーバーフロー信号により駆動される１つの別の
電界効果スイッチングトランジスタ（５７）を介して、
基準電位に接続されている端子（５８）と接続されてい
ることを特徴とする特許請求の範囲第１項ないし第１１
項のいずれか１項に記載の装置。 １３）中間和ワードのスイッチオフおよび飽和中間和ワ
ードのスイッチオンを行う論理回路がそれぞれ相異なる
チャネル形式の２つの電界効果スイッチングトランジス
タ（５８ａ、５９）から成り、それらのソース端子が論
理回路の１つの入力端に導かれており、またそれらのド
レイン端子が論理回路の１つの出力端と接続されており
、これらのトランジスタのうち一方のトランジスタのゲ
ートは一般的なオーバーフロー信号を、また他方のトラ
ンジスタのゲートは逆の一般的なオーバーフロー信号を
与えられており、また論理回路の出力端（６０）が一方
のチャネル形式の２つの電界効果スイッチングトランジ
スタ（６１、６２）の第１の直列回路を介して、供給電
圧を与えられている１つの端子（６３）と接続されてお
り、また他方のチャネル形式の２つの電界効果スイッチ
ングトランジスタ（６４、６５）の第２の直列回路を介
して、基準電位に接続されている１つの端子（６６）と
接続されており、また第１および第２の直列回路の電算
効果スイッチングトランジスタのそれぞれ一方のトラン
ジスタは正または負のオーバーフロー信号により駆動さ
れ、他方において一方の直列回路の他方のトランジスタ
は一般的なオーバーフロー信号により、また他方の直列
回路の他方のトランジスタは逆の一般的なオーバーフロ
ー信号により駆動されることを特徴とする特許請求の範
囲第１項ないし第１２項のいずれか１項に記載の装置。 １４）第１の加算器（ＡＤ＿ｉ）が、ディジタルフィル
タの１つの再帰的ループ（７０、７２）を介して供給さ
れる中間和およびキャリワードを、ディジタルフィルタ
の１つの入力信号（Ｄｉ）の、第１の加算器（ＡＤ＿ｉ
）の第３の入力端を介して供給され、走査され、ディジ
タル化された後幅値と加算する役割をし、中間和および
キャリビットの供給の役割をする中間メモリが遅延回路
（６９）を形成し、また加算装置（ＡＳ）がフィルタリ
ングされた入力信号（Ｄｉ′）のディジタル化された振
幅値を形成する役割をするディジタルフィルタに使用す
ることを特徴とする特許請求の範囲第２項記載の装置。 １５）第１の加算器（ＡＤ＿ｉ）および別の群の加算器
（ＺＡ＿ｉ）が１つの２次のディジタルフィルタの１つ
の再帰的ループ（７２）を介して第１の加算器（ＡＤ＿
ｉ）の第１の両入力端に供給される中間和およびキャリ
ワードを、第１のアキュムレータの、第１の加算器（Ａ
Ｄ＿ｉ）の第３の入力端および別の群の加算器（ＺＡ＿
ｉ）の第３の入力端を介して供給される中間和およびキ
ャリワードと加算する役割をし、中間和およびキャリワ
ードを供給する役割をする別の群の中間メモリが遅延回
路（７１）を形成し、また加算装置（ＡＳ）がフィルタ
リングされた入力信号（Ｄ′）のディジタル化された振
幅値を形成する役割をするディジタルフィルタに使用す
ることを特徴とする特許請求の範囲第３項記載の装置。 １６）中間メモリがシフトレジスタ回路として構成され
ており、また好ましくはマスタ−スレーブ・フリップフ
ロップで構成されていることを特徴とする特許請求の範
囲第２項ないし第１５項のいずれか１項に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19853524981 DE3524981A1 (de) | 1985-07-12 | 1985-07-12 | Anordnung mit einem saettigbaren carry-save-addierer |
| DE3524981.1 | 1985-07-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6215633A true JPS6215633A (ja) | 1987-01-24 |
| JPH0814789B2 JPH0814789B2 (ja) | 1996-02-14 |
Family
ID=6275647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61161758A Expired - Lifetime JPH0814789B2 (ja) | 1985-07-12 | 1986-07-09 | キヤリ・セイブ加算器を有する装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4819198A (ja) |
| EP (1) | EP0209014B1 (ja) |
| JP (1) | JPH0814789B2 (ja) |
| AU (1) | AU592099B2 (ja) |
| DE (2) | DE3524981A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4936964A (en) * | 1988-01-09 | 1990-06-26 | Sumitomo Bakelite Company Limited | Process for producing film coated with transparent conductive metal oxide thin film |
| JPH04311560A (ja) * | 1991-04-10 | 1992-11-04 | Kobe Steel Ltd | 真空アーク蒸着装置 |
| JPH0514510U (ja) * | 1991-08-05 | 1993-02-26 | 内山工業株式会社 | バルブステムの潤滑構造 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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