JPS62162146A - マルチプロセッサシステムの試験方法 - Google Patents
マルチプロセッサシステムの試験方法Info
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- JPS62162146A JPS62162146A JP61003330A JP333086A JPS62162146A JP S62162146 A JPS62162146 A JP S62162146A JP 61003330 A JP61003330 A JP 61003330A JP 333086 A JP333086 A JP 333086A JP S62162146 A JPS62162146 A JP S62162146A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test input/output devices or peripheral units
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/2736—Tester hardware, i.e. output processing circuits using a dedicated service processor for test
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はマルチプロセッサシステムの試験方式に係り、
特に複数制御部に対し任意のＩ／Ｏアクセスをランダム
に制御可能とするマルチプロセッサシステムの試験方式
に関する。
特に複数制御部に対し任意のＩ／Ｏアクセスをランダム
に制御可能とするマルチプロセッサシステムの試験方式
に関する。
情報処理システムのＩ／Ｏ多重動作試験を目的とする試
験プログラムは、複数のＩ／Ｏ装置を効率よく起動し、
かつ、そのＩ／Ｏ装置からの応答をチェックする制御方
式が必要である。このため、一般に、試験プログラムは
各Ｉ／Ｏ装置に対する起動順序を管理するスケジューラ
及び個々のＩ／Ｏ装置の状態情報を格納するＩ／Ｏ制御
テーブルを持っている。しかし、従来は、各Ｉ／Ｏ装置
を。
験プログラムは、複数のＩ／Ｏ装置を効率よく起動し、
かつ、そのＩ／Ｏ装置からの応答をチェックする制御方
式が必要である。このため、一般に、試験プログラムは
各Ｉ／Ｏ装置に対する起動順序を管理するスケジューラ
及び個々のＩ／Ｏ装置の状態情報を格納するＩ／Ｏ制御
テーブルを持っている。しかし、従来は、各Ｉ／Ｏ装置
を。
一つのジョブあるいはタスクレベルで特定の制御部にく
へりつける制御方式をとっていたＮめ、汎用の大形シス
テム等で主流となりつ＼あるマルチプロセッサシステム
を試験する場合、そのＩ／Ｏ／Ｏ０多重度の向上、ある
いは、工／○への起動制御のランダム性からみて、試験
精度の向上が望めず、かつ、試験時間が長くなるという
欠点があった。なお、特開昭６０−７２０３９公報にこ
の種の公知例が開示される。
へりつける制御方式をとっていたＮめ、汎用の大形シス
テム等で主流となりつ＼あるマルチプロセッサシステム
を試験する場合、そのＩ／Ｏ／Ｏ０多重度の向上、ある
いは、工／○への起動制御のランダム性からみて、試験
精度の向上が望めず、かつ、試験時間が長くなるという
欠点があった。なお、特開昭６０−７２０３９公報にこ
の種の公知例が開示される。
本発明の目的は、上記の如き従来の問題点を除去するも
のであり、一つのジョブあるいはタスクがＩ／Ｏ装置に
複数のＩ／Ｏ命令を発行する場合、Ｉ／Ｏ命令単位（即
ち、■／○装置の起動単位）で、該Ｉ／Ｏ装置をアクセ
スする制御部を変更可能とするマルチプロセッサシステ
ムの試験方式を提供することにある。
のであり、一つのジョブあるいはタスクがＩ／Ｏ装置に
複数のＩ／Ｏ命令を発行する場合、Ｉ／Ｏ命令単位（即
ち、■／○装置の起動単位）で、該Ｉ／Ｏ装置をアクセ
スする制御部を変更可能とするマルチプロセッサシステ
ムの試験方式を提供することにある。
本発明は、工／○装置の状態制御情報を格納する各Ｉ／
Ｏ装置対応のＩ／Ｏ制御テーブル内に、当該制御テーブ
ルが制御部によりロックされているか否を示すロック制
御フラグとロックをかけた制御部を示すロックアドレス
を設定すると共に、各Ｉ／Ｏ装置に対する起動順序を管
理するスケジューラには、上記制御テーブル内のロック
制御フラグとロックアドレス等にもとづいて、Ｉ／Ｏ装
置の起動単位に、Ｉ／Ｏ装置をアクセスする制御部をラ
ンダムに選択、および決定が可能な優先処理機能を組込
むようにしたことである。
Ｏ装置対応のＩ／Ｏ制御テーブル内に、当該制御テーブ
ルが制御部によりロックされているか否を示すロック制
御フラグとロックをかけた制御部を示すロックアドレス
を設定すると共に、各Ｉ／Ｏ装置に対する起動順序を管
理するスケジューラには、上記制御テーブル内のロック
制御フラグとロックアドレス等にもとづいて、Ｉ／Ｏ装
置の起動単位に、Ｉ／Ｏ装置をアクセスする制御部をラ
ンダムに選択、および決定が可能な優先処理機能を組込
むようにしたことである。
以下、本発明の一実施例について図面により詳細に説−
明する。
明する。
第１図は、本発明のマルチプロセッサシステムの試験方
式の一実施例を示すブロック図である。
式の一実施例を示すブロック図である。
第１図において、制御部１１〜１４とＩ／Ｏ装置４１〜
４６は、マルチプロセッサシステムを構成するハードウ
ェアで、制御部１１〜１４は中央処理装置、Ｉ／Ｏ装置
４１〜４６は例えばラインプリンタやディスク駆動装置
などを示す。試験プログラム５はシステムの主記憶装置
内におかれ、制御部１１〜１４からのＩ／Ｏ装置４１〜
４６に対する起動を制御する６スケジユーラ２はプログ
ラム５の実行順序制御部であり、その実体は主記憶装置
上にたシ一つ存在するだけでよく、リエントラントなプ
ログラム構造を持つことによって、制御部１１〜１４は
他の制御動作に影響されることなく、スケジューラ２の
命令語を読出し実行する。
４６は、マルチプロセッサシステムを構成するハードウ
ェアで、制御部１１〜１４は中央処理装置、Ｉ／Ｏ装置
４１〜４６は例えばラインプリンタやディスク駆動装置
などを示す。試験プログラム５はシステムの主記憶装置
内におかれ、制御部１１〜１４からのＩ／Ｏ装置４１〜
４６に対する起動を制御する６スケジユーラ２はプログ
ラム５の実行順序制御部であり、その実体は主記憶装置
上にたシ一つ存在するだけでよく、リエントラントなプ
ログラム構造を持つことによって、制御部１１〜１４は
他の制御動作に影響されることなく、スケジューラ２の
命令語を読出し実行する。
工／○制御テーブル３１〜３６はプログラム５のデータ
領域に存在し、Ｉ／Ｏ装置４１〜４６と１対１に対応し
ている。
領域に存在し、Ｉ／Ｏ装置４１〜４６と１対１に対応し
ている。
第２図は試験プログラム５におけるスケジューラ２とＩ
／Ｏ制御テーブル３１〜３６の関係を示したものである
。便宜上、第２図ではＩ／Ｏ制御テーブルは１個のみ示
している。Ｉ／Ｏ制御テーブル内のロック制御フラグ部
３１２は１バイトのエリアを有し、制御部１１〜１４の
いずれかが当該Ｉ／Ｏ制御テーブルを参照あるいは書込
み動作を行う際、１６進値でＬＬ ＦＦ ＩＩがセット
される。
／Ｏ制御テーブル３１〜３６の関係を示したものである
。便宜上、第２図ではＩ／Ｏ制御テーブルは１個のみ示
している。Ｉ／Ｏ制御テーブル内のロック制御フラグ部
３１２は１バイトのエリアを有し、制御部１１〜１４の
いずれかが当該Ｉ／Ｏ制御テーブルを参照あるいは書込
み動作を行う際、１６進値でＬＬ ＦＦ ＩＩがセット
される。
ロックアドレス部３１１は２バイトのエリアを有し、ロ
ック制御フラグ部３１２が１６進値でＩＩ ＦＦ ＩＩ
のとき、すなわち、当該Ｉ／Ｏ制御テーブルがロック状
態のとき、ロックをかけた制御部１１〜１４のいずれか
１つの制御部の番地（アドレス）がセラ１〜される。な
お、ロック状態をオフにするのは、Ｉ／Ｏ起動後の終了
時か、１／Ｏ側の異常報告時である。ロックアドレス部
３１１およびロック制御フラグ部３１２は、共にスケジ
ューラ２内の優先権処理部２１でセット又は参照される
６Ｉ／Ｏ装置制御情報部３１３は、当該Ｉ／Ｏ制御テー
ブルに対応する工／○装置の制御情報であり、Ｉ／Ｏ装
置を指定するＩ／Ｏ装置アドレス部３１４と共にスケジ
ューラ２の起動処理部２２に情報が渡される。第３図に
Ｉ／Ｏ制御テーブルの詳細を示す。
ック制御フラグ部３１２が１６進値でＩＩ ＦＦ ＩＩ
のとき、すなわち、当該Ｉ／Ｏ制御テーブルがロック状
態のとき、ロックをかけた制御部１１〜１４のいずれか
１つの制御部の番地（アドレス）がセラ１〜される。な
お、ロック状態をオフにするのは、Ｉ／Ｏ起動後の終了
時か、１／Ｏ側の異常報告時である。ロックアドレス部
３１１およびロック制御フラグ部３１２は、共にスケジ
ューラ２内の優先権処理部２１でセット又は参照される
６Ｉ／Ｏ装置制御情報部３１３は、当該Ｉ／Ｏ制御テー
ブルに対応する工／○装置の制御情報であり、Ｉ／Ｏ装
置を指定するＩ／Ｏ装置アドレス部３１４と共にスケジ
ューラ２の起動処理部２２に情報が渡される。第３図に
Ｉ／Ｏ制御テーブルの詳細を示す。
スケジューラ２の優先権処理部２１は本発明により組み
込まれたもので、Ｉ／Ｏ命令を発行する制御部を先着優
先的に決定する。Ｉ／Ｏ装置起動処理部２２は、実際の
Ｉ／Ｏ動作に関する一連の処理の中から、そのときのＩ
／Ｏ装置の状態に適した処理を選択し、実行する。
込まれたもので、Ｉ／Ｏ命令を発行する制御部を先着優
先的に決定する。Ｉ／Ｏ装置起動処理部２２は、実際の
Ｉ／Ｏ動作に関する一連の処理の中から、そのときのＩ
／Ｏ装置の状態に適した処理を選択し、実行する。
はじめに、第４図のフローチャートにより優先権処理部
２１を組込む前のスケジューラ２によるＩ／Ｏ多重動作
試験について説明する。
２１を組込む前のスケジューラ２によるＩ／Ｏ多重動作
試験について説明する。
最初にスケジューラ２は■／○制御部３１〜３６の中か
ら任意の１つを選択する（Ｓｌ）。その後、工／○装置
処理部２２において、工／○装置４１〜４６の起動ある
いは終了報告のチェック（Ｓ２）を行う。Ｉ／Ｏ装置起
動処理部２２は。
ら任意の１つを選択する（Ｓｌ）。その後、工／○装置
処理部２２において、工／○装置４１〜４６の起動ある
いは終了報告のチェック（Ｓ２）を行う。Ｉ／Ｏ装置起
動処理部２２は。
実際の工／○動作に関する一連の処理の中から、そのと
きのＩ／Ｏ装置制御情報部３１３の内容に適した処理を
選択し実行する。即ち、Ｉ／Ｏ装置が起動待ち状態であ
れば、ＣＣＶ （チャネル制御語）を作成し、起動命令
を発行すると同時に■／Ｏ装置制御情報部３１３の状態
フラグを終了報告待ち状態に変える。また、Ｉ／Ｏ装置
が終了報告済み状態であれば、Ｉ／Ｏ装置からの入力情
報（ＣＳＷ、データなど）をチェックし、Ｉ／Ｏ装置制
御情報部３１３の状態フラグを起動待ち状態に変える。
きのＩ／Ｏ装置制御情報部３１３の内容に適した処理を
選択し実行する。即ち、Ｉ／Ｏ装置が起動待ち状態であ
れば、ＣＣＶ （チャネル制御語）を作成し、起動命令
を発行すると同時に■／Ｏ装置制御情報部３１３の状態
フラグを終了報告待ち状態に変える。また、Ｉ／Ｏ装置
が終了報告済み状態であれば、Ｉ／Ｏ装置からの入力情
報（ＣＳＷ、データなど）をチェックし、Ｉ／Ｏ装置制
御情報部３１３の状態フラグを起動待ち状態に変える。
もし、Ｉ／Ｏ装置が、終了待ち状態であれば、Ｉ／Ｏ装
置起動処理部２２は何もしないで終了する。つまり、１
台のＩ／Ｏ装置を１回起動する毎にＩ／Ｏ装置起動処理
部２２は２回以上実行される。
置起動処理部２２は何もしないで終了する。つまり、１
台のＩ／Ｏ装置を１回起動する毎にＩ／Ｏ装置起動処理
部２２は２回以上実行される。
Ｉ／Ｏ装置起動処理部２２の処理が終了すると、スケジ
ューラ２は試験を終了するか否かの判定を行い（Ｓ３）
、続行するならば、工／○制御テーブル３１〜３６の中
からいずれか１つを選択しなおして（Ｓ４）、再びＩ／
Ｏ装置起動処理部２２を実行する。つまり、ある１つの
ジョブがｎ台のＩ／Ｏ装置に対して、それぞれＭ、。１
回の起動命令を発行する場合、スケジューラ２は、Ｉ／
Ｏ装することになる。こ＼でαは、Ｉ／Ｏ装置が動作中
である為に、Ｉ／Ｏ装置起動処理部２２が何もしないで
終了する回数を示す。
ューラ２は試験を終了するか否かの判定を行い（Ｓ３）
、続行するならば、工／○制御テーブル３１〜３６の中
からいずれか１つを選択しなおして（Ｓ４）、再びＩ／
Ｏ装置起動処理部２２を実行する。つまり、ある１つの
ジョブがｎ台のＩ／Ｏ装置に対して、それぞれＭ、。１
回の起動命令を発行する場合、スケジューラ２は、Ｉ／
Ｏ装することになる。こ＼でαは、Ｉ／Ｏ装置が動作中
である為に、Ｉ／Ｏ装置起動処理部２２が何もしないで
終了する回数を示す。
第４図の処理はシングルプロセッサシステムにおけるＩ
／Ｏ多重動作試験には向いているが、マルチプロセッサ
システムにおいて上記処理をそのまシ適用すると、複数
の制御部が、同じＩ／Ｏ制御テーブルを選択して、同時
にＩ／Ｏ装置起動処理部２２を実行した際、Ｉ／Ｏ制御
部３１３へ誤った情報が入る可能性がある。この問題を
解決するために、ジョブの実行レベルで、制御部を１台
に固定する方式をとると、先に示したΣ（Ｍ（１゜ｉ＝
１ ×２＋α）回のＩ／Ｏ起動処理を実行する間、このジョ
ブに関係するｎ台の工／○装置と他の制御部との接続を
試験する事が不可能となり、マルチプロセッサのＩ／Ｏ
多重動作試験の実現ができなし）。
／Ｏ多重動作試験には向いているが、マルチプロセッサ
システムにおいて上記処理をそのまシ適用すると、複数
の制御部が、同じＩ／Ｏ制御テーブルを選択して、同時
にＩ／Ｏ装置起動処理部２２を実行した際、Ｉ／Ｏ制御
部３１３へ誤った情報が入る可能性がある。この問題を
解決するために、ジョブの実行レベルで、制御部を１台
に固定する方式をとると、先に示したΣ（Ｍ（１゜ｉ＝
１ ×２＋α）回のＩ／Ｏ起動処理を実行する間、このジョ
ブに関係するｎ台の工／○装置と他の制御部との接続を
試験する事が不可能となり、マルチプロセッサのＩ／Ｏ
多重動作試験の実現ができなし）。
そこで、本発明ではスケジューラ２にＩ／Ｏ装置起動処
理部２２の他に優先権処理部２１を組込む。優先権処理
部２１はＩ／Ｏ制御テーブルのロックアドレス部３１１
、ロック制御フラグ部３１２を参照し、ある制御部がＩ
／Ｏ装置起動処理部２２を実行する間のみ、他の制御部
が同じＩ／Ｏ装置に対してＩ／Ｏ装置起動処理部２２を
実行することを抑Ｉヒする。
理部２２の他に優先権処理部２１を組込む。優先権処理
部２１はＩ／Ｏ制御テーブルのロックアドレス部３１１
、ロック制御フラグ部３１２を参照し、ある制御部がＩ
／Ｏ装置起動処理部２２を実行する間のみ、他の制御部
が同じＩ／Ｏ装置に対してＩ／Ｏ装置起動処理部２２を
実行することを抑Ｉヒする。
次に、第５図のフローチャートにより優先権処理部２１
を組み込んだ場合のスケジューラ２による処理を説明す
る。
を組み込んだ場合のスケジューラ２による処理を説明す
る。
最初に、ある制御部の１つは、他の制御部の動作に関係
なく、Ｉ／Ｏ制御テーブルの１つを選択する（Ｓｌ）。
なく、Ｉ／Ｏ制御テーブルの１つを選択する（Ｓｌ）。
その後、選択したＩ／Ｏ制御テーブルがすでに他の制御
部により選択されているか否かを知るためにロック制御
フラグ部３１２のオン／オフを判定する（Ｓ５）。ロッ
ク制御フラグ部３１２がオフであれば、みずからロック
制御フラグ部３１２をオンにセットしくＳ６）、ロック
アドレス部３１１に自分の制御部アドレスをセットする
（Ｓ７）。一方、ロック制御アドレス部３１２がすでに
オンであれば、当該Ｉ／Ｏ制御テーブルにロックをかけ
ているのが他の制御部であるか否かを判定する必要があ
るため、当該Ｉ／Ｏ制御テーブルにセットされているロ
ックアドレス部３１１と、自分の制御部アドレスを比較
照合する（Ｓ８）。比較の結果、等しくなければ、当該
Ｉ／Ｏ制御テーブルは他の制御部によって選択されてい
ることがわかる。したがって、このＩ／Ｏ装置への起動
処理を抑止し、他の工／○制御テーブルを選択すること
−なる。他の制御部によって選択されていなければ、Ｉ
／Ｏ装置起動処理部２２により、当該Ｉ／Ｏ制御テーブ
ルの情報に従ってＩ／Ｏ装置の起動あるいは終了報告の
チェックを実行する（Ｓ２）。そして、これが終了する
と、当ＦＥ Ｉ ／ Ｏ制御テーブルのロック制御フラ
グ部３１２をオフにする（Ｓ９）。ステップＳ３．Ｓ４
の処理は第４図の場合と同じである。
部により選択されているか否かを知るためにロック制御
フラグ部３１２のオン／オフを判定する（Ｓ５）。ロッ
ク制御フラグ部３１２がオフであれば、みずからロック
制御フラグ部３１２をオンにセットしくＳ６）、ロック
アドレス部３１１に自分の制御部アドレスをセットする
（Ｓ７）。一方、ロック制御アドレス部３１２がすでに
オンであれば、当該Ｉ／Ｏ制御テーブルにロックをかけ
ているのが他の制御部であるか否かを判定する必要があ
るため、当該Ｉ／Ｏ制御テーブルにセットされているロ
ックアドレス部３１１と、自分の制御部アドレスを比較
照合する（Ｓ８）。比較の結果、等しくなければ、当該
Ｉ／Ｏ制御テーブルは他の制御部によって選択されてい
ることがわかる。したがって、このＩ／Ｏ装置への起動
処理を抑止し、他の工／○制御テーブルを選択すること
−なる。他の制御部によって選択されていなければ、Ｉ
／Ｏ装置起動処理部２２により、当該Ｉ／Ｏ制御テーブ
ルの情報に従ってＩ／Ｏ装置の起動あるいは終了報告の
チェックを実行する（Ｓ２）。そして、これが終了する
と、当ＦＥ Ｉ ／ Ｏ制御テーブルのロック制御フラ
グ部３１２をオフにする（Ｓ９）。ステップＳ３．Ｓ４
の処理は第４図の場合と同じである。
すなわち、あるＩ／Ｏ制御テーブルを選択した制御部に
関し１判定Ｓ５及び判定Ｓ８によって優先権を持った制
御部のみがＩ／Ｏ装置へのアクセスが許され、また、工
／○装置起動処理部２２の処理が終了後、ステップＳ９
によって優先権は消滅するという一連の処理が、優先権
処理部２１の動作である。
関し１判定Ｓ５及び判定Ｓ８によって優先権を持った制
御部のみがＩ／Ｏ装置へのアクセスが許され、また、工
／○装置起動処理部２２の処理が終了後、ステップＳ９
によって優先権は消滅するという一連の処理が、優先権
処理部２１の動作である。
マルチプロセッサシステムのＩ／Ｏ多重動作試験上の問
題は、複数の制御部が同時に−っのＩ／Ｏ装置へアクセ
スする事を抑止しっ＼、かつシステムか全体の処理速度
を低下させないことであるが、本発明においては、スケ
ジューラ２の優先権処理部２１によって、その問題を解
決することが可能である。また、優先権処理部２１にお
いては、ステップＳ５及びＳ６をシリアライゼーション
下で実行している。これにより、優先権処理部２１自体
が、他の制御部の優先権処理により干渉されることを防
止している。
題は、複数の制御部が同時に−っのＩ／Ｏ装置へアクセ
スする事を抑止しっ＼、かつシステムか全体の処理速度
を低下させないことであるが、本発明においては、スケ
ジューラ２の優先権処理部２１によって、その問題を解
決することが可能である。また、優先権処理部２１にお
いては、ステップＳ５及びＳ６をシリアライゼーション
下で実行している。これにより、優先権処理部２１自体
が、他の制御部の優先権処理により干渉されることを防
止している。
第６図は本発明の他の実施例のフローチャートで、第５
図との相違は、Ｉ／Ｏ制御テーブル内にロックアドレス
を持たない点である。従って、優先権処理部２１では、
第５図におけるステップＳ７及びＳ８を不要とする。本
実施例は、制御部がステップＳ２を中断し、同じＩ／Ｏ
装置に対し他の起動をかけるような処理を行わない制御
を実施するスケジューラにおいて有効となる。また、Ｉ
／Ｏ制御テーブル３１〜３６のロックアドレス部３１１
は２バイトであるが、システムを構成する制御部の台数
に合わせて必要なだけのビット構成であればよく、また
、スケジューラ２が、リエントラント構造になっていな
い場合は、制御部１１〜１４の各々のプログラムエリア
を分ける事で構成が可能である。
図との相違は、Ｉ／Ｏ制御テーブル内にロックアドレス
を持たない点である。従って、優先権処理部２１では、
第５図におけるステップＳ７及びＳ８を不要とする。本
実施例は、制御部がステップＳ２を中断し、同じＩ／Ｏ
装置に対し他の起動をかけるような処理を行わない制御
を実施するスケジューラにおいて有効となる。また、Ｉ
／Ｏ制御テーブル３１〜３６のロックアドレス部３１１
は２バイトであるが、システムを構成する制御部の台数
に合わせて必要なだけのビット構成であればよく、また
、スケジューラ２が、リエントラント構造になっていな
い場合は、制御部１１〜１４の各々のプログラムエリア
を分ける事で構成が可能である。
以上、本発明の一実施例を説明したが、第５図及び第６
図の処理をハードウェアや、マイクロプログラム、ある
いはファームウェアにて実現してもよい。
図の処理をハードウェアや、マイクロプログラム、ある
いはファームウェアにて実現してもよい。
以上の説明から明らかなように１本発明によればマルチ
プロセッサシステムに接続される複数の工／○装置をア
クセスする制御部により、Ｉ／Ｏ起動レベルでランダム
に決定できるスケジューラが作成でき、また、システム
の工／○多重動作が容易となり、ランダム、多重度の高
い試験が可能になる。さらに、従来よりあるソフトウェ
ア資産、たとえば、他のＩ／Ｏ多重動作試験プログラム
などが、わずかな修正で、マルチプロセッサシステム用
に変更可能となる効果がある。
プロセッサシステムに接続される複数の工／○装置をア
クセスする制御部により、Ｉ／Ｏ起動レベルでランダム
に決定できるスケジューラが作成でき、また、システム
の工／○多重動作が容易となり、ランダム、多重度の高
い試験が可能になる。さらに、従来よりあるソフトウェ
ア資産、たとえば、他のＩ／Ｏ多重動作試験プログラム
などが、わずかな修正で、マルチプロセッサシステム用
に変更可能となる効果がある。
第１図は本発明のマルチプロセッサシステムの試験方式
の一実施例を示すブロック図、第２図は第１図における
試験プログラムの構成例を示す図、第３図は工／○制御
テーブルの詳細図、第４図は優先権処理部を組込まない
場合の第２図の処理フロチャート、第５図は優先権処理
部を組込んだ場合のフローチャート、第６図は工／○制
御テーブルのロックアドレス部を省略した場合のフロー
チャートである。 １１〜１４・・・制御部、 ２・・・スケジューラ、
５・・・プログラム、 ３１〜３６・・・Ｉ／Ｏ制御
テーブル、 ４１〜４６・・・工／○装置、３１１・・
・ロックアドレス部、 ３１２・・・ロック制御部フ
ラグ部、 ２１・・・優先権処理部、２２・・・Ｉ／Ｏ
装置起動処理部、 ３１３・・・Ｉ／Ｏ装置制御情報部
、 ３１４・・・Ｉ／Ｏ装置アドレス部。 第 １ 図 第 ２ 図 ５ＴＡＲＴ 第５図
の一実施例を示すブロック図、第２図は第１図における
試験プログラムの構成例を示す図、第３図は工／○制御
テーブルの詳細図、第４図は優先権処理部を組込まない
場合の第２図の処理フロチャート、第５図は優先権処理
部を組込んだ場合のフローチャート、第６図は工／○制
御テーブルのロックアドレス部を省略した場合のフロー
チャートである。 １１〜１４・・・制御部、 ２・・・スケジューラ、
５・・・プログラム、 ３１〜３６・・・Ｉ／Ｏ制御
テーブル、 ４１〜４６・・・工／○装置、３１１・・
・ロックアドレス部、 ３１２・・・ロック制御部フ
ラグ部、 ２１・・・優先権処理部、２２・・・Ｉ／Ｏ
装置起動処理部、 ３１３・・・Ｉ／Ｏ装置制御情報部
、 ３１４・・・Ｉ／Ｏ装置アドレス部。 第 １ 図 第 ２ 図 ５ＴＡＲＴ 第５図
Claims (1)
- （１）複数台の処理装置内で動作する複数の制御部と、
複数台の周辺装置（以下、Ｉ／Ｏ装置という）とを具備
し、各々の制御部が特定のＩ／Ｏ装置に対して同時にア
クセス可能な構成をとる密結合マルチプロセッサシステ
ムの試験方式において、前記Ｉ／Ｏ装置の状態情報を格
納する各Ｉ／Ｏ装置対応のＩ／Ｏ制御テーブルと、前記
複数の制御部と複数のＩ／Ｏ装置をアクセス制御するス
ケジューラとを備え、前記Ｉ／Ｏ制御テーブルに、当該
Ｉ／Ｏ制御テーブルがいずれかの制御部によりロックさ
れているか否かを示すロック制御フラグを設定し、前記
スケジューラは前記Ｉ／Ｏ制御テーブルのロック制御フ
ラグの状態にもとづいて、Ｉ／Ｏ装置をアクセスする制
御部をＩ／Ｏ装置の起動単位で任意に選択することを特
徴とするマルチプロセッサシステムの試験方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61003330A JPH07120299B2 (ja) | 1986-01-10 | 1986-01-10 | マルチプロセッサシステムの試験方法 |
| US07/000,762 US4802164A (en) | 1986-01-10 | 1987-01-06 | Method and apparatus for testing a multi-processor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61003330A JPH07120299B2 (ja) | 1986-01-10 | 1986-01-10 | マルチプロセッサシステムの試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62162146A true JPS62162146A (ja) | 1987-07-18 |
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