JPS62162156A - メモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリアクセス制御装置に関する。

〔従来の技術〕

従来のメモリアクセス制御装置は周辺制御装置から共通
バス上に送出されるアクセス要求に対して要求の優先順
位を判断後、受付処理を行い、主記憶装置へアクセス要
求を送り出し、この要求に対する主記憶装置からの応答
を共通バス上に送出して周辺制御装置と主記憶装置との
間の主記憶アクセス処理を行っている。この主記憶アク
セス処理を行う際にメモリアクセス制御装置に障害が発
生した場合、該障害を検出後、障害内容の判断を行い、
メモリアクセス制御装置内でタロツクストップ等の信号
を出して主記憶アクセス処理を中止するだけで、共通バ
スに接続される周辺制御装置への障害報告は行われてい
なかった。

〔発明が解決しようとする問題点〕

上述した従来のメモリアクセス制御装置は、周辺制御装
置からの主記憶アクセス処理中の障害発半時に、周辺制
御装置へ障害状態の報告なしに該処理を中止してしまう
ため、共通バスに接続されている複数の周辺制御装置は
メモリアクセス制御装置からの終了信号待ちでタイムア
ウトとなり周辺制御装置側でも障害を発生してしまうこ
ととなり、またシステムの障害解析において二重障害と
なりな場合、障害解析が容易にできないという問題点が
ある。

１問題点を解決するための手段〕 本発明の装置は、複数の周辺制御装置からの主記憶アク
セスを一括制御するメモリアクセス制御装置において、
前記メモリアクセス制御装置を構成する各回路の障害を
検出する障害検出手段と、前記検出された障害の内容を
解析し第１の障害報知信号を発生し前記周辺制御装置に
報告を要する障害のときにはさらに第２の障害報知信号
を発生する障害処理手段と、前記第２の障害報知信号を
前記周辺制御装置に伝達する信号伝達手段と、前記第１
の障害報知信号の供給に応答してクロック信号を停止す
る信号停止手段とを含んで構成される。

［実施例〕 次に、本発明について図面を参照してｉ（コ明する。

第１図は本発明の一実施例を示すブロック図である。図
中の参照数字１０は主記憶装置、参照数字１１は本発明
の一実施例であるメモリアクセス制御装置、参照数字１
２はメモリアクセス制御装置１１の障害状君を示す信号
線（以下ＥＡＴＴと称ず）、参照数字１３は周辺制御装
置１５〜・１７との間の要求信号及び終了信号を送受す
るコンｌ−ロール線（以下ＣＮＴｌ−と称す）を示す。

参照数字１４は周辺制御装置１５〜１７がらの要求に対
するアドレス信号及びデータ、または主記憶装置１０か
ら送られるデータのバスを示すアドレス・データ線（以
下ＡＤＲ９−ＤＡＴＡと称す）である。ハス制御回路２
０は複数の周辺制御装置１５〜１７からの要求の優先制
御を行い、優先され／：二周辺制御装置にバスの使用権
を与え、ＡＤＲ９・ＤＡＴＡ線１４の要求を受けとる回
路と、共通バスへ主記憶装置１０からの応答を出力する
応答回路とからなる。処理回路２１は、メモリアクセス
制御装置１１内のバス制御回路２０と、主記憶装置１０
への要求、主記憶装置１０からの応答の制御を行うＭＥ
Ｍ制御回路２２との間のデータの保持回路及び該保持回
路のコントロール回路とからなる。参照数字３０〜３２
はバス制御回路２０、処理回路２１及びＭＥＭ制御回路
２２のそれぞれの障害検出回路である。ゲート回路３３
は障害検出回路３０〜３２の出力信号の論理和をとる回
路、参照数字３４は検出された障害内容を解析し、解析
内容が共通バスに接続される周辺制御装置１５〜１７に
報告すべきか判断する回路である。参照数字３５はメモ
リアクセス制御装置１１のクロック制御回路で、停止指
示１０１によって該装置のクロックを止める機能を持つ
。

次に、実施例の動作を説明する。

複数の周辺制御装置１５〜１７からのアクセス要求か、
共通バス上のＣＮＴＬ１３へ出されると、バス制御回路
２０で優先制御を行ったあと、バスの使用権を優先され
た周辺制御装置に与え、アドレス、データ等の詳細内容
を共通バスより受けとる。次に、受は付けした要求は処
理回路２１へ送られ、ＭＥＭ制御回路２２がビジー状態
の場合は要求を保持し、レゾ−状態になった時にＭＥＭ
制御回路２２へ転送される。Ｍ　Ｅ　Ｍ制御回路２２へ
転送された要求は主記憶装置１０への要求に見合うよう
に変換され転送される。要求に対する主記憶装置１０か
らの応答をＭＥＭ制御回路２２で受付けし、リードデー
タ及びステータス等の情報を受は取る。該応答は処理回
路２１に転送され、バス制御回路２０の状態がレゾ−状
態のときにバス制御回路２０へ送られる。バス制御回路
２０はＡＤＲ３−ＤＡＴＡ１４がレゾ−状態になったら
応答をＡＤＲ３−ＤＡ’ｒ’Ａ１４に出力すると共に、
ＣＮＴＬ１３’＼終了信号を出力する。

上記のシーケンスの中でバス制御回路２０、処理回路２
１、ＭＥＭ制御回路２２で障害検出回路３０〜３２はデ
ータのパリティチェック及びコンｌ−ロール線作のチェ
ックを行ない、障害検出時、直ちにデーｌ−回路３３を
通して障害処理回路３４へ報告する。障害処理回路３４
は障害の内容を解析し、編集後その障害を周辺制御装置
１５〜１７へ報告すべきか判断する。報告すべき場合は
ＣＮＴＬ１３上のバス制御回路２０から出力される終了
信号と共にＥＡＴ”Ｉ”１２へ障害報知信号１０２を出
し、周辺制御装置１５〜１７へ障害の報告を行い、その
後クロック制御回路３５へ停止指示１０１を発する。ク
ロック制御回路３５は停止指示１０１を受信したら、該
メモリアクセス制御装置１１のクロック１０３の供給を
止める。

本実施例では上記の障害処理を行うことにより、共通バ
スに接続されている周辺制御装置１５〜１７の障害処理
を行うことにより、共通バスに接続されている周辺制御
装置１５〜１７はメモリアクセス制御装置１１が障害に
よりクロックストップ状態になる前に、メモリアクセス
制御装置１１の障害を知ることになる。

〔発明の効果〕

以上説明したように、本発明には障害検出回路で障害検
出時、障害処理回路でその障害が周辺制御装置に対して
報告すべきかを判断し、報告すべき場合は共通バス」二
のＥＡＴＴを活性化することにより周辺制御装置にメモ
リアクセス制御装置の障害を知らしめ、周辺制御装置で
の要求に対する応答待ちのタイムアウト等の二重障害を
防ぎ、障害の解析を容易化できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。 １０・・・主記憶装置、１１・・・メモリアクセス制御
装置、Ｉ２・・・ＥＡＴＴ、１３・・・ＣＮＴＬ、１４
・・・ＡＤＲ３−ＤＡＴＡ、１５〜１７・・・周辺制御
装置、２０・・・バス制御回路、２１・・・処理回路、
２２・・・ＭＥＭ制御回路、３０〜３２・・・障害検出
回路、３３・・・ゲート回路、３４・・・障害処理回路
、３５・・・クロック制御回路。 一

Claims (1)

1. 【特許請求の範囲】 複数の周辺制御装置からの主記憶アクセスを一括制御す
   るメモリアクセス制御装置において、前記メモリアクセ
   ス制御装置を構成する各回路の障害を検出する障害検出
   手段と、 前記検出された障害の内容を解析し第１の障害報知信号
   を発生し前記周辺制御装置に報告を要する障害のときに
   はさらに第２の障害報知信号を発生する障害処理手段と
   、 前記第２の障害報知信号を前記周辺制御装置に伝達する
   信号伝達手段と、 前記第１の障害報知信号の供給に応答してクロック信号
   を停止する信号停止手段とを含むことを特徴とするメモ
   リアクセス制御装置。