JPS62162176A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ、産業上の利用分野 Ｂ、従来技術 Ｃ０発明が解決しようとする問題点 り０問題点を解決するための手段 Ｅ、実施例 Ｅｌ、構成可能な画像処理装置（第１図）Ｅ２．処理要
素グループ（ＰＥＧ）（第２図）Ｅ３．処理要素（ＰＥ
）（第３図） Ｅ４．従来技術の処理要素（第４図） Ｅ５．好適な処理要素（第５図） Ｅ６．ＰＥとＢＣのネットワーク（第６図）Ｅ７．具体
的な回路例（第７図〜第１５図）Ｅ７ａ、ＰＥＧ　（第
７図） Ｅ７ｂ、ＣＴＬ　（第８図） Ｅ７ｃ、構成モートにおけるＰＥＧの１１す１作（第７
〜１３図） Ｅ７ｄ、ＮＦ子テーブルセットアツプ論理をもつ８個の
ＰＥ（第９図） Ｅ７ｅ、ブール結合論理ＢＣ（第１０図）Ｅ７ｆ、ＥＢ
ＵＳドライバＢＤ２４及び入力選択工Ｓ２５のための選
択論理（第１１図）Ｅ７ｇ、ＢＩ）２４のＥＢＵＳドラ
イバ回路（第１２図） Ｅ７ｈ、５Ｒ３２をもつＰＥと、構成ハードウェア（第
１３図） Ｅ７ｊ、ＣＡＧＥ分配器Ｄ１１（第１４図）Ｅ７に、Ｃ
ＡＧＥ計数器Ｅ１２（第１５図）Ｉ？０発明の効果 Ａ、産業上の利用分野 この発明はパイプライン化された画像処理装置に関し、
特に計算の効率と、メモリ及びバス容量の節約のために
、集合的に構成可能であり画像処理サブアセンブリ内で
集合から集合へ部分的に構成可能である画像処理要素の
並列パイプライン装置に関するものである。

Ｂ、従来技術 次に示す米国特許及びその他の刊行物が従来技術の代表
的なものである。

（１）米国特許第３８０５０３５号は所定のブール論理
規則に基づく画像変更について示す。

（２）米国特許第４３９５６９９号は、少くとも１つの
近接変換（ｎｅｉｇｈｂｏｒｈｏｏｄｔｒａｎｓｆｏｒ
ｍａＬＬｏｎ）ステージを採用するパターン認識及び検
出システムにおいてテーブル・ルック・アンプ（ｔａｂ
ｌｅ　１ｏｏｋ　−ｕｐ）　を使用することを示してい
る。このテーブル・ルック・アンプは、画像のブール変
換を制御するために使用されるのではなく１文字認識モ
ードで、近接する画素が与め選択したパターンに従って
構成されているかどうかを判断するために使用される。

（３）米国特許第４３９５７００号は、画像を解析する
ためのシステムを開示する。これにおいては、各近接変
換ステージが近接画素値の窓を解析するためのプロセッ
サ部分を含み、その窓に含まれている画像値の関数とし
ての変換出力を与える。

（４）米国特許第４４８４３４６号は、画像を構成する
ディジタル画素信号の直列ストリームによってあられさ
れた画像を解析するためのシステムを示している。この
システムは、はぼ同一の近接変換ステージのパイプライ
ンを含み、各ステージは、解析のためプロセッサに近接
画像の窓を与える。

（５）　米国特許第４４９０８４８号は、映像データ処
理機能を制御するための第１のマイクロプロセッサと、
その後のより複雑な画像データ処理機能を制御するため
の第２のマイクロプロセッサと、共通バスを介して通信
する十ＣＰＵとしての第３のマイクロプロセッサを使用
することにより、抽出された特徴を処理する両僅プロセ
ッサを開示する。

（６）特開昭６１−１５３４３号公報は、複雑なデバイ
スの自勅検樫システムにおける、画像処理のための有限
長直列パイプライン構成を開示する。

この他の関連特許には次のようなものがある。

（７）米国特許第４１７４５１４号 （８）米国特許第４３５６６９８号 （９）米国特許第４４４１２０７号 （１０）米国特許第４４６４７８８号 （１１）米国特許第４４８４３４９号 関連する刊行物には次のようなものがある。

（１２）　Ｅ、　Ｊ、ラーナー（Ｌｅｒｎｅｒ）の″並
列処理がビジネスに取りかかる（ＰａｒａｌｌｅｌＰｒ
ｏｃｅｓｓｉｎｇＧｅｔｓ　Ｄｏｗｎ　Ｔｏ　Ｂｕｓｉ
ｎｅｓｓ）　”　、ハイ・テクノロジ（ｔｌｉｇｈ　Ｔ
ｅｃｈｎｏｌｏｇｙ、１９８５年７月、ＰＰ、９−１４
゜ ラーナーは、並列処理のさまざまな様式と使用を示して
いる。

（１３）　Ｊ、　Ｒ，マンデビル（Ｍａｎｄｅｖｉｌｌ
ｅ）の″プリント回路画像解析のための新規な方法（Ｎ
ｏｖｅｌＭｅｔｈｏｄ　　ｆｏｒ　　へｎａｌｙｓｉｓ
　　ｏｆ　　Ｐｒ１ｎｔａｄ　　ＣｉｒｃｕｉｔＩｍａ
ｇｅｓ）”、　　Ｉ　Ｂ　Ｍ研究開発波相（Ｊｏｗｎａ
ｌ　ｏｆＲｅ５ｅａｎｃｈ　ａｎｄ　Ｌｌｅｖｅｌｏｐ
ｍｅｎｔ）、Ｖｏｌ、２９、Ｎα１．１９８５年１月、
ＰＰ、７３−８６゜マンデビルは、複雑なデバイスの自
動検査システムにおける、画像処理のための有限長直列
パイプライン構成を示す。

（１４）　Ｒ，Ｍ、ルイード（Ｌｏｕｇｈｅａｄ）、Ｄ
、　Ｌ。

マツカブレ−（ＭｃＣｕｂｂｒｅｙ）の“細胞コンピュ
ータ：実用的なパイプライン化された画像プロセッサ（
Ｔｈｅ　Ｃｙｔｏｃｏｍｐｕｔｅｒ　：　Ａ　Ｐｒａｃ
ｔｉｃａｌＰｉｐｅｌｉｎｅｄ　Ｉｍａｇｅ　Ｐｒｏｃ
ｅｓｓｏｒ）”、コンピュータ・アーキテクチャに関す
る第７回年次国際シンポジウム議事録、１９８０年は、
パイプライン化された画像プロセッサを示している。

関連があると考えられる他の刊行物には次のものがある
。

（１５）　Ｄ、スベトコフ（Ｓｖｅｔｋｏｆｆ）、Ｊ、
キャンドリツシュ（Ｃａｎｄｌｉｓｈ）、　Ｐ、バンア
ツタ（Ｖａｎａｔｔａ）、″多層厚膜回路の視覚検査の
ための高解像度映像化（Ｈｉｇｈ　Ｒｅｓｏｌｕｔｉｏ
ｎＩｍａｇｉｎｇ　ｆｏｒ　Ｖｉｓｕａｌ　Ｉｎ５ｐｅ
ｃｔｉｏｎ　ｏｆ　Ｍｕｌｔｉ　−Ｌａｙｅｒ　Ｔｈ１
ｃｋ　−Ｆｉｌｍ　Ｃ１ｒｃｕｉｔｓ）”、応用マシン
の展望に関するＲＩ／ＳＭＥ会議、テネシー州メンフイ
ス、１９８３年２月 （１６）　Ｕ、モンタナリ（Ｍｏｎｔａｎａｒｉ）、″
ディジタル化された画像からの連続的スケルトン（Ｃｏ
ｎｔｉｎｕｏｕｓ　５ｋｅｌｔｏｎｓ　ＦｕｏＩＩＬｌ
ｉｇｉｔｉｑｅｄＭｍａｇｅｓ）”、計算機械学会報（
Ｊｏｗｎａｌ　ｏｆ　ｔｈｅ＾５ｓｏｃｉａｔｉｏｎ　
ｆｏｒ　Ｃｏｍｐｕｔｉｎｇ　Ｍａｃｈｉｎｅｒｙ）。

Ｖｏｌ、１６、Ｎｎ４．１９６９年１０月、ＰＰ。

（１７）　Ｒ，ステファネリ（Ｓｔｅｆａｎｅｌｌｉ）
、Ａ、ローゼンフエルＩ”　（Ｒｏｓｅｎｆｅｌｄ）、
゛′ディジタル画像のためのいくつかの並列細線化アル
ゴリズム（Ｓｏｍｅ　　Ｐａｒａｌｌｅｌ　　Ｔｈｉｎ
ｎｅｉｎｇ　　Ａｌｇｏｒｉｔｈｍｓ　　ｆｏｒＬｌｉ
ｇｉｔａｌ　Ｐｉｃｔｕｒｅｓ）”、計算機械学会報、
Ｖｏｌ、１８、Ｎｎ　２．１９７１年４月、ＰＰ。

（１８）　Ｓ、　Ｒ，スターンバーク、″生物医学的画
像処理（Ｂｉｏｍｅｄｉｃａｌ　Ｉｍａｇｅ　Ｐｒｏｃ
ｅｓｓｉｎｇ）”。

ＩＥＥＥコンピュータ、１９８３年１月、ＰＰ、　　２
２−２８ （１９）　Ｅ、　Ｓ、ゲルセマ（Ｇｅｌｓｅａ＋ａ）、
１．、、　Ｎ、カナル（Ｋａｎａｌ）、′パターン認識
の実際（ＰａｔｔｅｒｎＲｅｃｏｇｎｉｔｉｏｎ　ｉｎ
　Ｐｒａｃｔｉｃｅ）”、　１９８０年５月２１−２３
、アムステルダムで開催された国際研修会の会報、北オ
ランダ発行社（Ｎｏｒｔｈ）１ｏ１１ａｎｄ　Ｐｕｂｌ
ｉｓｈｉｎｇ　Ｃｏｍｐａｎｙ）、アムステルダム、ニ
ューヨーク／オックスフォード（２０）　Ｓ、　Ｒ，ス
ターンバーク、上記（１９）の文献における″並列画像
処理のための言語とアーキテクチャ（Ｌａｎｇｕａｇｅ
　ａｎｄ　Ａｒｃｈｉｔｅｃｔｕｒｅｆｏｒ　Ｐａｒａ
ｌｌｅｌ　Ｍａｇｅ　Ｐｒｏｃｅｓｓｉｎｇ）”（２１
）　Ｋ、　Ｓ、フ（Ｆｕ）、″自動視覚検査のためのパ
ターン認識（Ｐａｔｔｅｒｎ　Ｒｅｃｏｇｎｉｔｉｏｎ
　ｆｏｒＡ＋ｒｔｏｍａｔｉｃ　Ｖｉｓｕａｌ　Ｉｎ５
ｐｅｃｔｉｏｎ）”、ＩＥＥＥコンピュータ、１９８２
年１２月 （２２）　Ｒ，Ｍ、ルイード、Ｄ、Ｌ、マツカブレ、Ｓ
、Ｒ，スターンバーク、″細胞コンピュータ：並列画像
処理のためのアーキテクチャ（Ｃｙｔｏｃｏｍｐｕｔｅ
ｒｓ　　：　　Ａｒｃｈｉｔｅｃｔｕｒｅｓ　　ｆｏｒ
Ｐａｒａｌｌｅｌ　　Ｉｍａｇｅ　Ｐｒｏｃｅｓｓｉｎ
ｇ）”（２３）　Ｍ、　Ａ、　ヘグリ（Ｈｅｇｒｉ）、
Ｒ，Ｗ、ケリー（Ｋｅｌｌｅｙ）、　Ｄ、　Ｌ、マツカ
ブレ−１Ｃ，Ｂ。

モーニングスター（Ｍｏｒｎｉｎｇｓｔａｎ）、″厚膜
回路を視覚検査するためのコンピュータ・アルゴリズム
（Ｃｏｍｐｕｔｅｒ　Ａｌｇｏｒｉｔｈｍ　ｆｏｒ　Ｖ
ｉｓｕａｌｌｙＩｎｓｐｅｃｔｉｎｇ　Ｔｈ１ｃｋ　Ｆ
ｉｌｍ　Ｃ１ｒｃｕｉｔｓ）”、ミシガン環境研究所 上記従来技術は、さまざまなパイプライン画像プロセッ
サを開示し、また、多くの計算が、中間的な結果の一定
のメモリ・アクセスなしで、同時に行なわれるという点
で乙のようなパイプライン画像プロセッサか有利である
ことを示している。

尚、ここでは″゛画画像上いう用語は、空間的または時
間的に関連つけられた情報をカバーする最も広い意味で
使用される。

しかし、上記従来技術は、きわめて多数の窓画像の高速
パイプライン処理を実行するための、構成可能なネット
ワーク・システム・アーキテクチャを教示も示唆もしな
い。

Ｃ１発明が解決しようとする問題点 本発明の目的は、汎用２進画像プロセッサの適応性と、
パイプライン処理の速度及び計算効率をともに高めるこ
とにある。

本発明の他の目的は、パイプライン処理を、処理要素（
いかなる構成においても並列−直列）及び画像結合要素
からなる一般化されたネットワークに拡張することにあ
る。

本発明のさらに他の目的は、ハードウェアを効率的に使
用してきわめて多数の画像の高速パイプライン処理を実
行することにある。

Ｄ１問題点を解決するための手段 本発明の特徴は、効率的な高速パイプライン画像処理を
実行するべくハードウェア・ネットワークを構成するた
めにソフトウェアを使用するアーキテクチャである。す
なわち、特定のジョブに対応して、効率的なパイプライ
ン画像処理システムでは限定されたハードウェアのみが
セット・アップされる。

本発明の別の特徴は、バスに沿って画像処理要素（ＰＥ
）と画像ブール結合手段（Ｂ　Ｃ）を構成したことにあ
る。これにより、考慮されたジョブに対して効率的なパ
イプライン画像処理システムがセラｌ−アンプされる。

本発明のさらに別の特徴は、窓アレイと、フィードバッ
ク接続を有する近隣機能論理とをもつ処理要素にある。

これにより、現在の画像に以前の画像を加えた複合機能
が出力として与えられる。

本発明は、構成可能な単位的な処理要素のグループ（Ｐ
ＥＧ）を特徴とする。そして、各ＰＥＧは、相当数の、
しかし依然として有限の構成可能性をもつ画像処理サブ
アセンブリ（ＣＡＧＥ）中に、複数の処理要素（ＰＥ）
とブール結合画像スイッチ（ＢＣ）を配列されてなる。

これは、すべての可能なネットワークを与えるために必
要な。

メモリ及びバスの容斌への多はの投資なしで、多数の画
像処理ネットワークを与える。ＰＥはＰＥＧ内のすへて
のＰＥに全接続性を有する。各ＰＥＧば、次のＰＥＧに
直接のパイプライン接続を有する。各ＰＥＧ中の限定さ
れた数のＰＥは、バスを介して他のＰＥＧ中のＰＥに接
続可能である。

簡単なジョブに対しては、インプリメンタ（ｊｍｐｌｓ
ｍａｎｔｏｒ）がＰＥＧ内でＰＥの簡単なネットワーク
を構成する。簡単なネットワークをも要求するジョブに
対しては、インプリメンタは、複合バス接続されたネッ
トワーク中で、ＰＥＧ中のＰＥとともに、他のＰＥＧ中
のＰＥをも構成する。

複合ネットワークをも要求する、きわめて要求性の高い
ネットワークに対しては、インプリメンタは、複１イＵ
なネットワーク中でＰＥを、２進窓プロセツサとしての
みならず、追加的なスイッチ経路、論理経路及び遅延要
素としても使用する。

このシステムは、特徴的には、ホスト・コンピュータと
、ビデオ・バッファと、各々が１つまたは複数のビット
・ストリーム入力をもつ１つまたは複数のＣＡＧＥと、
ＰＥＧのアレイと、計数器（ＩＥＮＵＭ）とを有する。

画像スイッチは、各ＰＥＧに共有されたブール結合手段
（ＢＧ）によって実行されろ。それ以上のＣＡ　Ｇ　Ｅ
　Ｆ５Ｊ続は、分配器Ｄｌｌによって午えられる。計数
器Ｅ１２は、選択された画像の′″ｏｎＩ＋００１１画
素標を決定するためにサイクルを計数し、これらの座標
を、出力データとしてホスト・コンピュータに送信する
。

本発明の利点は、ハードワイヤード・ネットワーク・プ
ロセッサの相応の能力を超えて、複数の画像を、めいめ
いにつき異なる詳しさの程度まで処理し得る本来的な能
力にある。

本発明の別の利点は、考慮されているジョブに対応して
、容易な切換えによってネットワークを構成することに
より、利用可能な画像プロセッサのハードウェアの適用
性と効率とをともに最大限に高めることにある。

本発明のさらに別の利点は、各ジョブのタイプに特定の
複合ネットワークを構成する能力と、中間結果の定常的
なメモリ・アクセスなしでシステ１１によって同時に多
くの計算を行うパイプライン能力を結合したことにある
。

Ｅ、実施例 Ｅｌ、構成可能な画像処理装置 第１図は、構成可能な画像処理装置の論理ブロック図で
ある。ホスト・コンピュータ（通常の１６ビツ１−・パ
ーソナル・コンピュータであり得る）は、この装置の全
体的な制御、すなわちその入力映像取得機構と、出力利
用機構を与える。ホスト・コンピュータ０は、その記憶
されているプログラムに従い、制御カード１　　（ＣＣ
）を介して、矢印２で図式的に示されている循環ループ
をなすように動作する、処理要素（ＰＥ）からなる画像
処理パイプラインに制御を与える。典型的なＰＥは、９
個の隣接形オペレータである。ここで記述するそのよう
な２進窓処理要素（ＰＥ）は、特開昭６１４５３４３号
公報に記載された基本的な処理要素と等価である。この
画像処理パイプラインは。

それぞれ符号３．４．５及び６とビデオ・バッファ７（
Ｍ）によって表示されたＣＡＧＥ　　Ｃ０１Ｃ１、Ｃ２
・・・Ｃｎを含んでいる。そして、代表的なｃｏについ
て、構成が詳細に示されている。

ＣＡＧＥ　　Ｃｏは計数器バス（ＥＢ）８と、Ｍ個の構
成可能な汎用処理要素グループ（ＰＥＧ）１０の組１０
を備えている。各ＰＥＧＩＯはＮ個の処理要素の組と、
（Ｎ＋Ｐ）個の入力画像スイッチの組と、２Ｎ個の出力
画像スイッチの組とを有し、これらのスイッチは共有さ
れたブール結合手段（Ｂ　Ｃ）により実行される。２Ｎ
個の組の画像スイッチは、その組におけるＮ個の処理要
素の汎用的な相互結線の変更を可能ならしめるとともに
。

Ｐ個の追加的な画像スイッチと計数器バス９　（ＥＢ）
及びＥＢ９に対する５個の接続を介して他の組の処理要
素への相互結線の相当程度の変更を可能ならしめる。例
えば、ＰＥＧ中に８個のＰＥが存在し、任意の構成にお
いてこれらが相当接続されるとする。そして、他のＰＥ
ＧからＥＢを介して４個の入力が存在するとする。また
、ＥＢを介して他のＰＥＧに４個の出力が存在するとす
る。

このとき、Ｎ＝８．Ｐ＝４及びＪ＝４である。

ＣＡＧＥ内での１つのＰＥＧＩＯから他のＰＥＧＩＯへ
の通常の接続は、ライン１７に沿う逐次接続である。Ｃ
ＡＧＥ中の最後のＰＥＧはライン１７を介して分配論理
（Ｄ）１１に接続されている。ＣＡＧＥからＤＡＧＥへ
の通常の接続は、分配論理（Ｄ）１１及び計数器（Ｅ）
１２による上昇的な順序のみである。尚、上昇的な順序
でないＣＡＧＥへの接続は、ビデオ・バッファ７からフ
ィードバック・ループ８を逆にたどってＣＡＧＥ３．４
．５・・・６のパイプラインを通過することにより形成
することができる。画像のロードと画像の転送は、ビデ
オ・バッファ７にデータ供給する画素バス１３によって
行なわれる。ライン１３上でビデオ・バッファ（Ｍ）７
を介して送られるデータは、伝統的な像表示の画像デー
タである。

この画像はビデオ・バッファ（Ｍ）７からライン１７を
介してＣＡＧＥのパイプラインに入る。動作においては
、伝統的な像表示のいかなるパ画像″もホスト・コンピ
ュータには戻らない。選択的には、パイプラインからラ
イン８を介してビデオ・バッファに画像データを再入力
することにより、小さい画像に対してビデオ・バッファ
及びＣＡＧＥ　　Ｃｏ・・・Ｃｎのパイプラインを循環
的に使用することができる。実際にホスト・コンピュー
タに戻るパイプラインからのデータ項目は、圧縮された
データのタイプとして計数器Ｅ１２から来る。この圧縮
されたデータは、画像上の各”ｏｎ”画素のＸ−Ｙまた
は時期アドレスを含む。各ｒｒｏｎｕ画素は、画像中の
最小色調領域（通常熱）をあられす通常ビット値″１”
をもつビットである。計数器（ＥＮＵＭ）に適合する画
像は、きわめて散在的な非図像的画像である。画像の転
写は、画素位置の最小のディジタル表示である空間的な
座標によって行なわれる。計数器（Ｅ）１２は、ＰＥに
よって識別可能な画像の適当なＰＥへの到着に対応する
べき既知の時間にＸ−Ｙ座標の組によって選択した画像
の識別子を、ホスト・コンピュータＯに確認する。この
表示は、ディジタル・プログラム記憶型のホスト・コン
ピュータによって使用するには理想的である。上記特開
昭６１−１５３４３号公報に記載されているような典型
的な動作においては、所望のモードは、ビデオ画像中の
未知の位置で、集積回路中の導電線破断などの特定の特
徴を識別し探知することである。そして画像処理機能に
よって−たん識別され探知されると、それらの特徴はＸ
−Ｙ座標形式でホスト・コンピュータに伝達され、特徴
の位置及びタイプを得るため処理される。その動作の間
に、情報はパイプラインを連続的に流れ、偶発的な特徴
識別のみがホスト・コンピュータＯに報告される。ビデ
オ・バッファ７は先入れ先出しくＦ　Ｉ　ＦＯ）バッフ
ァである。もしすへての処理がパイプラインを介して単
−経路内で実行し得るなら、ビデオ・バッファ７は、シ
ステムの伝送または処理能力を超過するような短い間隔
で特徴識別のバーストが生じる場合に、画像ソース速度
とパイプライン画像処理速度を一致させるための、速度
一致バツファとして働く。また、もしすべての処理がパ
イプラインを介しての単−経路内で実行し得る訳ではな
いならば、ビデオ・バッファ７は、速度一致バシファと
して働くのみならず、第２の経路画像バッファとしても
働く。

実際のビデオ画像は、兵火なビットが必要であることか
ら、ホスト・コンピュータＯによる抽出され圧縮された
非図像的画像処理には不適当である。実際のビデオ・シ
ステムに近いということよりもむしろ数学的に便宜なた
め選択された例として、１００ＯＸ１００Ｏのラスター
は各画像毎に１００００００ビツトを必要とする。もし
その画像が５Ｈｚの速度で循環しているなら、これには
、画像毎に１秒につき５００００００ビツトが必要であ
る。このため、ホスト・コンピュータＯによって処理さ
れる図像的画像は兵火な量の処理メモリとバス容量を使
用することになる。さらに、グレイ・スケール（ｇｒａ
ｙ　５ｃａｌｅ）を使用するなら複雑度は倍加される。

ところがホスト・コンピュータは、図像的画像を取得す
るためには使用されるけれども、図像的画像を処理する
ためには使用されない。すなわち、図像的画像はパイプ
ライン中で処理されるのである。

制御については、パイプライン制御ライン１４として図
式的に示されている。ホスト・コンピュータ（Ｈ）０及
び制御カード（ＣＧ）１を介して制御ライン１４上でソ
フトウェア手段により処理要素の複雑なハードウェア・
ネットワーク（例えば２５６個の２進窓処理要素）を構
成することができる。

ＰＥが他のＰＥに適切に相互接続されているとき、こう
して構成されたハードウェアは、多数のＰＥ上で同時的
な多数のパイプライン動作を実行する能力をもつ。この
同時性は、ＰＥの出力が論理的に結合されている様式に
拘らず得ることができる。これらの接続はまた、Ｄｌｌ
の分配機能によりＣＡＧＥ境界を横断して形成すること
ができる。送信ＰＥの画像は、受信ＰＥに画像を転送す
る前にテーブル・ルックアップに結合的な入力をり、え
るために、第２の送信ＰＥまたはそれ以外の送信ＰＥか
らのデータにより増分してもよい。

各ＣＡＧＥ内のＰＥ０間の図像的画像転送、及びＣＡＧ
Ｅ間の転送はうイン１７によって行なわれる。別のライ
ン１８はＣＡＧＥからＣＡＧＥに非逐次的に転送すべき
選択された図像的画像を移送する。ライン１９はＤとＥ
の間の伝達経路である。

このシステムは限定されたバス容量により動作するが、
製造においてはモジュールである。というのは、各ＣＡ
ＧＥが専用の電力再供給（ｒｅｐｏｗｅｒｉｎｇ）反復
機構を具備しているからである。この電力再供給反復機
構は論理的な変更は行なわず、単に受信回路のために適
当な電力レベルでライン１４上で信号を反復させる。

このシステムは限定されたメモリを用いて動作するが、
それにも拘らずきわめて大きい画像を処理する能力をも
つ。というのは、図像的画像の全体をシステムのどこか
に保持する必要は決してないからである。例えば、パイ
プラインの最初のＰＥが画像のｎ番目のビット上で作動
している間に最後のＰＥが最初のビット上で作動してい
てもよい。他の素子が追いつく間に画像が静的に保持さ
れなくてはならないピーク計数期間を除いては、画像処
理は定常的である。処理効率は、ハードウェアの構成が
ジョブの特定の画像特性に適合可能であるため高い。こ
のシステムは、ある時点で考慮されているジョブのタイ
プに適合する特定目的マシンとして機能することができ
、次にシステムは別のタイプのジョブに対応して再構成
可能である。ハードウェア・ネットワークを構成するた
めのソフ１へウェアは、処理ステップの列に沿ってデー
タ流を導く標準的な逐次的なコンピュータ・プログラム
とは異なり、マシン再構成ステートメン１−を含んでい
る。すなわち、ハードウェアが機能する様式は、あるレ
ジスタ及びメモリの内容によって確立される。ゆえに、
−たん構成されると、ハードウェアは、ＰＥがどのよう
に相互接続されているかに拘らず同一の一定速度で動作
する。例えば、５ＭＨｚのシフト速度でＰＥが２５６個
の場合、ｌ、２５ＧＩＧＡＯＰＳが達成される（ＧＩＧ
ＡＯＰＳ＝１０９演算／秒）。

前述のマンデビル（Ｍａｎｄｅｕｉｌｌｅ）の文献には
、ＰＥのネットワークが必要とされる背景となる理論的
説明の記述が与えられている。複雑なネットワークは、
プリント回路の検査や、血液検査や文字認識などの画像
処理ジョブに有効であるが、ハードウェア特にメモリを
多く要求する。本発明は。

限定されたメモリ、限定されたバス・チャネル幅または
限定された数のＰＥで以て複雑なネットワークを最大の
効率で特定のジョブ用に容易に再構成することを可能な
らしめる。

Ｅ２．処理要素グループ（ＰＥＧ） 第２図は、処理要素グループ（ＰＥＧ）１０の詳細な構
成を示す図である。ＰＥＧは、Ｎ個の処理要素２１（Ｐ
ＥＯ・・・ＰＥｎ−１）と、ブール結合機能要素（ＢＣ
）２３と、バス分配論理（ＢＤ）２４と、入力選択論理
（ＩＳ）２５と、ゲート論理（ＧＬ）２２と、制御論理
（ＣＴＬ）２６とを備えている。

処理要素２１は、以下ではＰＥと称する。Ｎ個のＰＥの
うちの工番目（Ｏ≦工≦Ｎ−１）のＰＥは、ライン２７
の１番目のライン上で一度に一画素（ＰＥＬとも呼する
）ずつ単一の逐次的な画像ストリームを受は取る。１番
目のＰＥ２１は、一定画素時間分遅れてライン２８の番
目のライン上に単一の逐次的な画像ストリームを発生す
る。ＰＥ２１は、システム設計者の選択に応じて、簡単
な機能のものでも、複雑な機能のものでもよい。

典型的なＰＥ動作の詳細については第３〜５図に関連し
て後で説明する。しかし、システムの広い適用性につな
がる重要な点は、各ＰＥが、必要とされるべき任意の画
像ストリーム変換を実行する能力を持たなくてはならな
いということである。

機能のこのような再構成は、ここで与えたようなタイプ
の画像処理システムについては特に容易に行なわれる。

というのは、処理条件が、ＰＥ機能を実行時間内に変更
することを要求しないからである。このため、各ＰＥに
よって実行されるべき特定の画像変更機能は、画像処理
速度よりもはるかに重大でない速度で、セットアツプま
たは構成時間中に確立することができる。このようにし
て、本発明により実行されるべき画像処理タスクに対応
して、ＰＥの能力範囲を完全に汎用的にすることができ
るとともに、システムを完全に再構成可能とすることが
できる。

ブール結合機能要素２３を以下ＢＣと称することにする
。このＢＣは、Ｎ本のライン２８及びＰ本のライン３１
上のＮ＋Ｐ本の画像ストリームから２Ｎ個に至る個別の
逐次的なブール関数を発生する。

Ｎ　＋　Ｐ本の画素ストリームの各々からの１ビツトは
、画素時間毎にＢＣ（２３）の入力に到着する。２Ｎ個
の画像ストリームの各々からの出力画素（１ビツト）は
、一定画素時間分遅れてライン２９上にＮビット、ライ
ン１７上にＮビット発生される。ＢＣは、Ｎ＋Ｐピッ１
−・アドレスをもつメモリと、ワード毎の２Ｎビツトに
より最も容易に実施される。このことは、２Ｎ個の出力
の各々がＮ＋Ｐ個の入力の任意の関数であり得ることを
保証する。もしＮ＋Ｐが、ｉａ当な価格のメモリの現在
の主流の状態よりも大きい場合、ＢＣの機能はあまり汎
用的でなくなり、ハードウェハ及び計算時間の点でコス
トが高くなるであろう。メモリにＲＡ　Ｍ　（ｒａｎｄ
ａｍ　ａｃｃｅｓｓ　ｍｅｍｏｒｙ）を用いることによ
り、一画素時間内に出力を発生することができる。別の
実行動作には一画素以上の計算時間を要するものもある
が、すべての動作はパイプライン的に並列に実行されて
いるので、このシステムにおいてはそのような実行動作
も十分に許容される。尚、２Ｎ個の出力の各々が、Ｎ＋
Ｐ個の入力画像ストリームの個別の独立な関数であると
いうＬ張は、当業者には明らかであろう。それゆえ、Ｉ
３Ｃ２３は、ＰＥがライン２９に沿う同一のＰＥＧ内に
あるか、またはライン１７に沿う後の隣接するＰＥＧ内
にあるかに拘らず１画像ストリームを論理的に結合する
ことと、画像ストリームをネットワーク中の隣りのＰＥ
の入力に切換えることという２つの機能を実行する。

ゲート論理２２は、以下ではＧＬと称する。ＧＬ、は、
Ｎ個のＰＥへの入力を構成するライン２７上のＮ個の入
力ストリームが、１ビツトづつ、ライン１７を介して前
のＰＥＧから来るのか、またはライン２９を介してこの
ＰＥＧのＢＣ２３の出力から来るのかを判断する。この
ことは、制御論理２６に配置されたＮビット・レジスタ
によってライン２１を介して１ビツトつつ制御されたＮ
個の独立な２人カマルチプレクサとして容易に実施され
る。尚、ライン１７及びライン１９がともに、任意の関
数にプログラム可能なりＣ出力から来ている場合、ゲー
ト論理ＧＬ２２は、何らゲート制御の要なくＮ個の２人
力ＯＲ関数として実施することができることは明白であ
ろう。

バス出力分配論理２４は以下ＢＤと称する。計数器バス
９は以下ＥＢと称する。ＢＤは、このＰＥＧの特定の識
別（アドレス）に従ってライン１５内で、ライン２８上
のＮ個のＰＥ２１の出力のうちの５個をＥＢ９の位置の
特定の組に駆動する。

個々のＰＥＧは、個別の識別子をもつ。この識別子は、
ＰＥＧがこのグループのＰＥ画像ストリームのうちの５
本を別のＰＥＧ１０及び分配論理１１に送るために使用
するＥＢｅ内のライン１５のうちの５本を決定する。各
ＰＥＧのアドレスについては、制御論理２６の記述にお
いてさらに説明する。所与のＰＥ２１の出力Ｉ　（０≦
Ｉ＜Ｊ　−１）がＢＤ２４によって、ＥＢ９のライン１
５のうちのどのラインに接続されるかを選択する１つの
きわめて簡単なスキームは、Ｑ番目（０≦Ｑ≦Ｍ−１）
のＰＥＧの１番目の信号を、ＥＢ９のビットＪＱ＋Ｉ上
に配置することである（Ｍは、所与のＣＡＧＥ３内のＰ
ＥＧの個数）。

バス入力選択論理２５は以下ＩＳと呼ぶ。ｌ５２５は、
制御論理２６内に保持されている選択情報に従って、Ｅ
Ｂ９のライン１６（第１図）上のＭ　５個の全画像の所
与の部分集合Ｐを選択する。

ｌ５２５の選択能力が稠密的であること、または散在的
であることもまたシステムの選択であり、それは、ｉａ
川用の複雑さに応じてシステム全体にＰＥのネットワー
クを実施するために必要であると考えられる適応度の範
囲に依存する。

さて、ＰＥＧの構造については説明したので、以下タイ
ミングまたは演算的な遅延について述へよう。１つのＰ
Ｅから別のＰＥへ画像はパイプライン的に流れる。画像
は、画素またはビットから成り、それらはクロックまた
はシフト時間毎に一画素づつバイブラインを通過して移
１すｊする。設計の目標は、画像が１つのＰＥから別の
ＰＥに至る経路には拘らず、ハードウェア中で各ＰＥが
位置する場所に関係なく、またＰＥＧ内で各ＰＥ、各Ｂ
Ｃ及び他の機能要素によって実行される計算または論理
動作のタイプに関係なくすべてを同期的させることにあ
る。ＰＥＧ内の各機能、すなわちＯＬ、ＰＥ、ＢＣ，Ｂ
Ｄ及びＩＳ機能は自身の可変で選択可能な能力を有する
。このため、ＰＥの構成されたネットワークを通過する
画像ストリームの経路はどれもスＩ−リームがどの機能
の局所レベルにおける経路をとるかに拘らず同一の゛′
距離″クロック時間または画素遅延になければならない
。

例えば、ＰＥ２１からＢＣ２３への経路は、どの経路で
あるかに拘らず同一の画素時間数でなければならない。

ＣＡＧＥ内でとる得る可能な異なるタイプの経路は次の
とおり３つである（ＣＡＧＥからＣＡＧＥへの経路は、
分配論理Ｄｌｌ及び計数器Ｅ１２に関連して後で説明す
る）。

（１）ともに同一のＰ　Ｅ　Ｇ内にあり、ライン２８に
冶うＰＥからＢＣへの経路。

（２）ともに同一のＰＥＧ内にあり、ライン２８からＢ
Ｄ２４を経てＦＢ９へ至り、ＦＢ９からｌ５２５を経て
ライン３１に沿う、ＰＥからＢＣへの経路。

（３）ライン２８からＢＤ２４を経てＥ　Ｂ　’９へ至
り、ＦＢ９から行先のＰＥＧのｌ５２５を経てライン３
１に沿って行先ＰＥＧのＢＣ２３に至る、１つのＰＥＧ
のＰＥから他のＩ）　Ｅ　ＧのＢＣへの経路。

経路の同一の遅延画素時間数を達成することは困難な仕
事に見えるけれども、これらの遅延は、整数個の画素時
間内にあればよいことを思い出されたい。ゆえに、もし
上記（２）及び（３）の経路が２個の画素時間を要する
なら、ＰＥ２１からＢＣ２３への経路のどこかに、ＰＥ
からＢＤ２４への遅延を変更することなく２個の画素が
追加されなければならない。簡単のために、もし必要な
らこの遅延の補償はＰＥＧのさまざまな機能の一部に含
まれるし１図示しないがそれは第２図のレベルの個別の
機能ブロックとして含まれる。これらの遅延には、適正
なタイミングが必要である。

また１例えばＢＣは、所与のネットワーク構成に対応し
てＢＣによって実行されなくてはならないあらゆる機能
につきシステム全体で各ＣＡＧＥのめいめいのＰＥＧ中
で各々のＢＣにつき遅延が一定である限り、何らかの内
部遅延をもつことができることが当業者には明らかであ
ろう。ある構成におけるＢＣ内での遅延が、別の構成に
おけるＢＣ内の遅延とは異なることは可能であり、この
ことは何ら問題を生じない。等しく一定に維持されなく
てはならないのは、各々が実行する機能に拘らず（この
ことはデータにも拘らないことを含意する）所与の構成
内におけるすべてのＢＣの遅延である。このことは、Ｐ
ＥＧ内の各機能につきあてはまる。

制御論理２６を以下ＣＴＬと称する。ＣＴＬは、制御カ
ード１（第１図）がセットアツプ情報を個々のＰＥＧＩ
Ｏ及びＥＮＵＭＩＩに伝える経路を与える。この経路に
は、必要な機能を実行するために使用されるさまざまな
メモリめ内容を確立するため°のアドレス・ライン及び
データ経路が含まれる。ＣＴＬはまた。異なる画像スト
リームがとることになるＧＬ２２、ＢＣ２３、ＢＤ２４
及びｌ５２５内の経路を制御するレジスタ及びメモリを
も含む。ＣＴＬ２６はさらに、クロックと、ライン３０
に沿ってＰＥＧ内で使用するためのモード信号に電力を
再供給する。最後に、ＣＴＬ２６は、１つのＰＥＧを別
のＰＥＧから識別するためのアドレス機構を有し、これ
により、個性化または構成を行うことができる。ＰＥＧ
の識別子はハードウェアの一部であり、電気的に再構成
することはできない。このＰＥＧの識別子は、そのグル
ープのハードウェア内に置かれた“スイッチ″に由来し
、そのスイッチは、ハードウェアがＦＢ９に挿入された
とき確立される。このための最も簡単な機構は、ＰＥＧ
ハードウェアがＣＡＧＥ中に挿入される時よりも前にセ
ットアツプされる機械的なスイッチである。可能な他の
機構としては。

ＣＡＧＥ内で所与のグループが設置される位置に応じて
有効になるアドレス手段を用いたものがある。すなわち
、そのアドレスはＣＡＧＥの結線によって決定される。

さらに他の機構としては、画像ストリーム内でコード化
された情報を使用することによりセットアツプ期間内に
各ＰＥＧに順次通信してゆくものがある。この最後の方
法が、大規模集積回路にはきわめて望ましい。グループ
・アドレスは、何らかのプログラミング機構によりセッ
トアツプ期間内にグループ毎に確立されるとしても、構
成情報が各グループに個別に送られる期間であるセット
アツプ期間の残りの期間は一定であると考慮されるべき
である。

Ｅ３．処理要素（ＰＥ） 第３図は１個の処理要素（ＰＥ）、２１の詳細な構成を
示す図である。ＰＥ２１のこの構成は、慣用的なＰＥの
構成よりも機能を高めるためのいくつかの特徴を持って
おり、これについては第４図に関連して後で説明する。

ＰＥ２１は複数のシフトレジスタ・ビット（ＳＲ）３２
と、遅延素子（ＤＥＬ）３６と、隣接機能論理（ＮＦ）
３３と、フィードバック・レジスタ（ＦＢ）４２と、窓
選択論理（ＷＳ）３７と、出力選択論理（ＳＬ）４３か
ら成っている。

ここでＰＥの演算条件を考慮する必要がある。

ＰＥ中で最も容易に実行される２つの異なる画像処理の
タイプが存在する。それらは画像の変形（ｔｒａｎｓｆ
ｏｒｍａｔｉｏｎ　）と画像の移＠　（ｔｒａｎｓｌａ
ｔｉｏｎ）である。ここで、変形とは局所的な変更を意
味し、移動とは空間的な変位を意味する。変形操作にお
ける変化の局所性とは近傍性である。原画像の各画素に
対して、得られた画像における対応する画素は、原画像
における対応する画像の近傍にある画素の関数である。

厳密に一画素のみを保持するシフト・レジスタ・ビット
回路３２は以下ＳＲと称する。いくつかのＳＲがライン
４４を介して相互に接続され、またライン３５を介して
遅延素子３６．１．３６．２に接続され、これにより連
続的な逐次チェーンを形成する。このチェーンの最初の
ＳＲである５Ｒ３２，１がライン２７を介して画像を受
は取る。

５Ｒ３２のうちのいくつか、またはそれらのすべてがラ
イン３４を介して窓選択論理３７に接続されている。ラ
イン２７を介してＰＥ２１に到達する画像は各ＳＲ２７
８時間毎に一画素位置づつシフ１−する画素の逐次スト
リームである。５Ｒ３２の機能は、画素時間毎に画像全
体の特定の小部分を保持して、その部分の画素を隣接機
能論理（ＮＦ）３３が入手できるようにすることにある
。尚、遅延素子（ＤＥＬ）３６によって与えられた遅延
の量と、ライン２７上で画像ストリームにより与えられ
た画像の幅と、ＮＦ３３に与えるために窓選択論理（Ｗ
Ｓ）を介して選択された特定のＳＲが、ＮＦ３３が利用
可能なビット間の空間的な関係を決定する。５Ｒ３２か
らの画素の特定の組が画像の窓または近傍関係を形成す
る。伝統的な画像処理技法は通常、近傍関係として正方
形の窓内にあられれるビットを参照するけれども、実際
には、近傍関係にあるビットが近接する画素である必要
性はない。窓の選択は、特定のＰＥが実行すべき特定の
画像処理動作により決定される。

出力画素（ｉ）＝入力画素（ｉ）と、（ｉ）の近傍画素
の関数 もう一つの画像処理動作である移動は、近傍動作よりも
簡単である。すなわちめいめいの出力画素は、一定の距
離だけ離れている入力画素と同一である。

出力画素（ｉ）＝入力画素（ｉ−Ｊ）、Ｊは定数。

遅延素子３６を以下ＤＥＬと称する。ＤＥＬ３６の機能
は、２またはそれ以上の画像の列からの（通常）垂直に
隣接するビットが適当なＳＲ３２、すなわち近傍にあら
れれるように画像ストリームの一部を遅延させることに
ある。ＤＥＬの個数は通常、単一の窓内にあられれる画
像の列の最大個数よりも小さい。ＤＥＬ３６はプログラ
ム可能な遅延ラインにより実施することができる。プロ
グラム可能な遅延ラインとは、選択可能なタップ。

または先入れ先出しくＦ　Ｉ　ＦＯ）メモリを有する長
いシフトレジスタであり、ＦＩＦ○を制御する読み取り
アドレス（出力）レジスタ及び書き込みアドレス（入力
）レジスタの間を一定のオフセットに保つことによって
、プログラム可能なオフセットを設定するものである。

いかなる場合でも、ＤＥＬの機能は、画素の個数として
プログラム可能な（選択可能な）量の遅延を与えること
である。

ＤＥＬ３６によって与えられる遅延の量は第２図のＣＴ
Ｌ２６からライン３０を介してＤＥＬに伝えられる。

近傍機能論理３３は以下ＮＦと称する。ＮＦ３３は窓選
択論理（ＷＳ）３７からライン３８を介してＲ入力を受
は取り、フィードバック・レジスタ（ＦＢ）４２からは
ライン４１を介してＳ入力を受は取る。ＮＦ３３はＴ出
力関数に計算するために各画素時間毎にＲ＋Ｓ入力を利
用する。Ｔ出力のうちの１つの出力はライン４４を介し
て選択論理（ＳＬ）４３に至り、Ｓ出力はライン４０を
介してフィードバック・レジスタ　（ＦＢ）４２に至る
（Ｓ≦Ｔ＜Ｓ＋１）。もしフィードバック・レジスタ　
（ＦＢ）４２を経由してフィードバックが存在しないな
らば、すなわちＳ＞Ｏでないならば、ＮＦ３３が一画素
時間内に結果を発生すべきであるという一定の要請は存
在しない。ＮＦ３３は（パイプライン中の他のすべての
素子と同様に）各画素時間毎に一組のＴ出力を発生しな
ければならない（もしその発生時間が一画素時間を超え
るとフィードバック・レジスタ４２の機能を推測するこ
とが困難になる）。尚、もしＲ＋Ｓが相当に小さい数１
例えば１６よりも小さいならば、ＮＦ３３の実施がきわ
めて容易になることは当業者に自明であろう。そのよう
な場合、ＮＦ３３は、ワード毎にＴビットを有するＲ＋
Ｓビット・ランダム・アクセス・メモリ（ＲＡＭ）を用
いることにより最も容易に実施される。ＲＡＭによって
経済的に受容することのできる個数よりもＲ十Ｓが大き
い場合の解決手段も講じることができるが、その選択は
通常、コスト、利用度及びシステム容量にかかつている
。ＮＦ３３に至る経路ライン３０は、ＮＦ３３に構成デ
ータが到達する経路である。

ＮＦ３３の実施様式に拘らず、このデータは構成期間中
にホスト・コンピュータＯからＣＣ１及びＣＴ２６を介
して（第１図及び第２図参照）送られ、各個別のＰＥの
各ＮＦにより実行されることになる特定の画像変形動作
が確立される。尚、さまざまなネットワーク中で構成さ
れるべきハードウェアの能力はＰＥ機能の選択またはＰ
Ｅ実施タイプとは独立である。

フィードバック・レジスタ４２を以下ＦＢと称する。Ｆ
Ｂ４２はライン４０を介してＳビット入力を受は取り、
ライン４１上にＳビット出力を発生する。実質的には、
ＦＢ４２は単なる遅延素子であり、ＮＦ３３からのＳ出
力ビットが次の画素時ｒｌＪｆｆにＮＦ３３にフィード
バックされ得るように一画素時間の間ＮＦ出力ビットの
Ｓを保持する働きをする。

ＮＦプラスＦＢの組み合わせに注意されたい。

実行時間の間はライン３０が使用されず、このとき構成
（セットアツプ）期間にライン３０を介して受は取られ
た情報に基づきＮＦは壜に関数設定されている。従って
、実行期間には、ＮＦ３３とＦＢ４２の組み合わせは、
丁度Ｒ個の独立な入力と、出力のうちの８個を遅延させ
ることにより得られた８個の従属入力と、−個の独立出
力とをもつ古典的な有限状態マシン（ＦＳＭ）に見える
。

尚、既に述べたように、そのようなＦＳＭは、ＮＦを実
現するＲＡＭプラスＦＢ４２のレジスタにより構成され
る。それはまた、出力ラッチ・フィードバックを有する
書き込み可能なＰＬＡ（プログラム可能な論理アレイ）
または、連想記憶メモリ（ＣＡＭ）により構成すること
もできる。尚、それらのうちどの手段を選択するかにつ
いては、ＮＦが処理しなくてはならない最大の近傍関係
のサイズと、近傍関連において実行されるべき機能の最
大容量と、コストと速度のトレードオフに関連している
。

窓選択論理３７は以下ＷＳと称する。ＷＳ３７はライン
４４上でいくつかの数の５Ｒ３２から画素を受は取り、
Ｒ本のライン３８を介してＮＦ３３にＲ個の画素を送る
。ＷＳ３７は、５Ｒ３２中の空間的に関連づけられた広
い範囲のさまざまな画素につき、５Ｒ３２が直接ＮＦ３
３に入力される場合よりもＮＦ３３の利用度を高めるこ
とを可能ならしめる簡単なマルチプレクスまたは選択水
として考えることができる。ＷＳ３７の所与の機能は、
構成期間中にライン３０を介して受は取られる情報によ
り選択することができる。

出力選択論理４３は以下ＳＬと称する。５Ｌ４３はライ
ン４５を介してＮＦ３３から入力を受は取り、ライン３
９を介して５Ｒ３２，４から入力を受は取る。ライン３
０上のセットアツプ情報により決定されるこれら２ビツ
トの関数がライン２８上の出力である。５Ｌ４３の主要
な用途は大きい移動（すなわち大きい遅延）を実施する
ことにある。これらの遅延は次のような理由によりきわ
めて有用である。すなわち、３行３列の近傍関係におい
て中心ビットを基準入力画素とすると、出力画素は、ス
トリームの開始時点で最大限１行１列分遅延する。ＤＥ
Ｌ３６．１・・・３６．２の遅延を画像幅よりもはるか
に大きく設定することによって、５Ｒ３２，４からライ
ン３９に沿って５Ｌ４３に至る経路により、２行以上の
大きい遅延を得ることができる。しかし、この遅延は、
ＮＦ３３で変形が実行されないならば、ここで示したタ
イプの単−ＰＥから得られるにすぎない０画像変形と画
像移動という画像処理タイプに言及すると、この能力の
有用性については第６図におけるＰＥのネットワーク中
での平衡遅延に関連して後で説明する。

さて、タイミングまたは計算的遅延について述べる。こ
こで強調されるべき点はＰＥＧ内のタイミング遅延に関
連する説明ときわめて類似している（第２図に関する説
明を参照）。画像は１つのＰＥ２１から別のＰＥヘパイ
ブライン的に流れ、それゆえＰＥ内ではＮＦ３３へ流れ
る。画像は、クロックまたは画像時間毎に１つづつパイ
プラインを通って移動する画素またはビットから成る。

設計の目的は、画像が１つのＮＦ３３から別のＮＦへ至
るときにとる経路に拘らず、ＰＥＧ内で各ＰＥすなわち
各ＮＦが位置付けられている場所に関係なく、また、各
ＮＦ及びＰＥ内の他の機能要素により実行される計算ま
たは論理動作のタイプに関与せずすべてを同期させるこ
とにしなければならない。ＰＥ内のＳＲを除くめいめい
の機能要素、すなわちＤＴ二Ｔ、、ＷＳ、ＮＦ、ＦＢ及
びＳＬは自身で可変且つ選択可能な能力を持っている。

こうして、１つのＰＥの論理要素を通過する画像ス１ヘ
リームの経路は、ＰＥ内のどの局所機能が実行されるか
に拘らず別のＰＥを通る任意の別のストリームと同一の
″距離″または同一個数の画素分の遅延になければなら
ない。この最後の言明はしかし、時折、ＰＥの特定の遅
延は画像を変形するのではなくシステム内で別の画像に
空間的にシフトさせるように意図的にセットされている
ことがある、ということに注意することによって条件づ
けられなければならない。しかし、移動的な遅延を考慮
しないなら、ライン２７におけるＰＥ２１への入力から
ライン２８における出力までの経路は、計算機能に関与
することなく同一個数の画素時間でなければならない。

これらの遅延は単に整数個分の画素時間であるので、画
素時間を同一にすることは困難ではない。

例えば、ＰＥ２１を通過する２つの経路を調べてみよう
。第３図を参照すると、第１−の経路は入力ライン２７
から５Ｒ３２，１、別の複数の５Ｒ３２を経てライン３
５を介しＤＥＬ３６．１に至り、それからライン３５を
及して５Ｒ３２，２及び５Ｒ３２，３を通過し、さらに
ライン３４に沿ってＷＳ３７に入り、ライン３８に沿っ
てＮＦ３３に入力され、ライン４５を介して５Ｌ４３に
入力され、そうしてライン２８に至るものである。

この経路の場合、ＷＳ３７は５Ｒ３２，３を含むように
セットされており、ＮＦ３３は、５Ｒ３２゜３を入力と
して使用することにより画像識別機能を実行するように
セットされている。また、ＤＥＬ３６．１の遅延値が、
入力２７と、ＤＥＬ３６゜１への入力ライン３５の間の
列にあるＰＥの個数よりも小さい画像の幅（ライン列）
にセットされているとする。すると、 出力画素（ｉ）＝入力画素（ｉ）となる。

この経路は、５Ｒ３２，３の入力に到達する厳密に１行
１列の遅延Ｔを有している。すべてのＰＥ）１１１作は
そのような中心画素のまわりの近傍関係に関連して定義
されているので、この１行１列の遅延または移動は公称
的にはＰＥの一定遅延の一部と考えられる。すなわち、
ＰＥを経由するそのような経路は移動なしくそしてもち
ろん変形なし）であると考えられる。

この第１の経路は５Ｒ３２，３に到達するための画素の
Ｔ（１行１列分の）遅延に加えて一定の遅延をも有して
いる。この一定遅延はハードウェア実行の関数である。

というのは、ＷＳ、ＮＦ及びＳＬの各々は、個々の機能
を実行するために個有の定数（０を含む）個の画素時間
を利用し得るからである。

第２の経路は入力ライン２７から、複数の５Ｒ３２とＤ
ＥＬ３６．１．３６．２とを経て最終的に５Ｒ３２，４
に至り、そこからライン３９を介して５Ｌ４３を経てラ
イン２８に至るものである。

この経路はまた、識別動作をも行うが、これには第１の
経路とは異なった異の移動または遅延を用いる。ＳＲ４
は、ＤＥＬ３６の遅延量を適正に選択すると所望の量の
遅延または移動が得られるように選択される。尚、ＤＥ
Ｌ内の遅延のある値が第１の経路と第２の経路の長さを
等しくすることを可能ならしめることが明らかであろう
。この値は一定遅延値に依存する。このプログラム可能
な大きい遅延の第一義的な有用性については、第６図に
おけるＰＥのネットワークに関連して説明する。

Ｅ４．処理要素（従来技術） 第４図は、処理要素の１つのタイプを示す図である。こ
れは、従来において最も一般的なＰＥである。この処理
要素はブール要素であり、グレイ・スケールではない。

このタイプのＰＥ２１の、ブール的でありプレイ・スケ
ールでないバージョンは、特定の組の構成変数を利用し
て拡張機能ＰＥにより実施することができる。これはよ
り簡単には次のように説明される。すなわち、ＰＥ２１
は。

複数のシフトレジスタ・ビット３２と、２つのＤＥＬ３
６と、ＮＦ３３とから成っている。そして、第３図にお
けるその他の要素、すなわちＷＳ３７と、ＦＢ４２と、
５Ｌ４３は、場合によって省略されまたはワイヤで置き
かえられていると考えることができる。これにおいては
、９個の５Ｒ３２がライン３４によって、ＮＦ３３に直
接接続されている。これら９個の５Ｒ３２は、入力画像
の３つの連続的な列からの空間的に３つの連続する５Ｒ
３２である。もしＤＥＬ３６の遅延の数が、５Ｒ３２，
１から５Ｒ３２，２への遅延と、５Ｒ３２，２から５Ｒ
３２，３への遅延が等しくなるように選択されているな
ら、ライン３４を介してＷＦ３３に接続された９個の５
Ｒ３２は、厳密に、古典的な近傍関係である３Ｘ３の＋
Ｍ素の正方形となる。

尚、もし第３図のすべての要素をハードウェアで構成す
れば、第４図の構成を得ることができることが当業者に
明らかであろう。このことは、ＷＳ３７、ＮＦ３３、Ｆ
Ｂ４２及び５Ｌ４３を次のように構成することにより達
成される。すなわち、ＤＥＬ３６とＷＳ３７は、最初の
３列の各々で正確に最初の３つのＳＲ３２からライン３
４上の９個の５Ｒ３２を選択し、それらの値がライン３
８上に配置されるようにセラｌ−する。ＮＦ３３は、Ｗ
Ｓ３７からのＲ入力の論理関数を計算するようにセット
し、これによりＦＢ４２からのライン４１上のＳ入力の
値が考慮されなくなる。次に、５Ｌ４３の機能を、出力
２８が入力４５から選択されるようにセットする。この
ようにすると、第４図に示すような比較的簡単なＰＥの
構成例が、第３図に示すより汎用的なＰＥの構造により
実現される。

Ｅ　５　、好適な処理要素 第５図は、処理要素２１の好ましい実施例の詳しい構成
を示す図である。ＰＥ２１は、第３図に示した拡張機能
ＰＥを用いて、第４図に示す構成を実現する特定の組の
変数に、より実施できるし、第３図のハードウェア構成
を用いても実施できるが、それらは本発明のシステムに
おけるほど有効ではない。好ましいＰＥ２１は２４個の
５Ｒ３２と、２個のＤＥＬと、１ビツトのＦＢと、１０
個の入力のＮＦ　（Ｒ＝９、Ｓ：１）と、１個の出力（
Ｔ＝１）と、５Ｌ４３からなる。９個の５Ｒ３２はライ
ン３４を介して直接ＮＦ３３に接続されている。これら
９個の５Ｒ３２は、入力画像の３つの連続的な列からの
空間的に３つの連続的な５Ｒ３２である。既に述べたよ
うに、もしＤＥＬ３６の画素遅延の数が、Ｓ　Ｒ３２ａ
から５Ｒ３２ｂへの全面素遅延と、５Ｒ３２ｂから５Ｒ
３２ｃへの全画素遅延が、画素中の走査された画像の幅
にそれぞれ等しくなるように選択されているならば、ラ
イン３４を介してＷＦ３３に接続された９個の５Ｒ３２
は厳密に正方形アレイにおける３Ｘ３画素となる。もし
ＤＥＬ３６の全遅延が画素における走査された幅とは異
なるならば、ＮＦ３３に接続された９個の５Ｒ３２にお
ける画素は、異なる近傍関係を構成する。この適応性は
、この好適な実施例には含まれていないけれども、第３
図のＷＳ３７の機能の何らかの制限的な選択に等価であ
ると考えてもよい。２４個の５Ｒ３２のうちの残りのＳ
ＲはＤＥＬ３６に直列接続され、ＤＥＬと同一の遅延作
用を与えるとともに、ライン３９を介して５Ｌ４３に接
続される特定の５Ｒ３２ｅをも与える。２４個のＳＲの
選択はＤＩＰ毎の８個のＳＲＬの利用可能性に依存し、
全体のスキームにおいて重要でない。

近傍機能論理ＮＦ３３には、第３図のフィードバック機
構４０〜４２の最小限のバージョンが設けられている。

この最小限の画像関数フィードバック機構４５〜４７は
、後の画像に関連して考慮すべき画像記述子として出力
の１ビツト関数をＮＦ３３にフィードバックする。この
最小限の画像関数フィードバック機構は、とりわけ、黒
画素に続く白画素の連続のような、与えられた画像のス
トリームにおける大域的な変化を検出するのに有用であ
り、そのコストを大幅に超える処理能力を有する。

Ｅ６．ＰＥとＢＣのネツ１−ワーク 第６図は１図示されている論理結合網においてＰＥのネ
ツ１−ワークを実現するために必要なりＣと、８個のＰ
Ｅを使用して構成されたＣＡＧＥハードウェア（第１図
のブロック３を参照）の一部を示す論理ブロック図であ
る。これが、第２図のＰＥＧのある部分に特定の構成ま
たはセットアツプが適用された後のハードウェアの機能
的な図であることは容易に理解されよう。このＰＥＧの
ハードウェアは、コーザーから見たものであり、インプ
レメンタから見たものではない。この構成は８個のＰＥ
２１と、３つの論理関数ＯＲ，ＯＲ及びＡＮＤを含むが
、これらの論理関数は実際には１個またはそれ以上のＢ
Ｃを構成することによって実行される。もし、図示され
ている８個のＰＥがすべて同一のＰＥＧ内にあるなら、
ＰＥ２１と論理関数の間の相互接続は、そのＰＥＧのう
ちの１つのＢＣによって実行される。しかし１個々のＰ
ＥがどのＰＥＧ内に位置しているかに拘らず。

当面のＰＥＧのさまざまな素子を適正に構成することに
よって同一の論理的な接続性が得られるようにすること
がこの設計の目的である。

この時点で第６図に示されているＰＥとＢＣの配置によ
って実行される画像処理機能について考慮する必要はな
い。この図の目的は１本発明のネットワーク構成能力を
示すためのものであって、達成可能なネットワークのタ
イプを例示するにすぎない。

１）　Ｅ　Ｇの要素により実行される３つの異なる機能
が存在することに注目することは有用である。

それらは次のようなものである。

（１）ＰＥ２１によって実行される画像変形／画像移動
。

（２）ＢＣ２３によッテ実行される０Ｒ−ＯＲ−ＮＯＴ
論理機能によって例示されるような、２またはそれ以上
の画像ストリームのビット毎の論理的な結合。

（３）１つまたはそれ以上のＰＥＧ内で、結合要素（第
２図における０Ｌ２２、ＢＤ２４、ＥＢ９．ｌ５２５及
びＢＣ２３）によって実行されるＰＥ間の相互接続を与
えること。

ＰＥ相互接続能力の一部は、さまざまなＰＥＧ聞及びさ
まざまなＣＡＧＥ間のライン１７（第１図参照）をなす
ケーブルによって与えられる。

ＰＥ２１を複数のＰＥＧＬＯ内で割り当てるにはいくつ
かの方法がある。最も簡単な場合とは、ＮＶ≧８で、第
６図のすべてのＰＥ２１を第２図の同一のＰＥＧ　１０
内に配置することである。図示されているネットワーク
の場合、同−ＰＥＧ内にあるとＢＣを除いては、どのＰ
Ｅ２１出力も８０２３人力に連絡する必要はない。こう
して、とのＰＥがＢＤ２４　（第２図）を介してＥＢ９
　（第１図）に接続されているかに拘らず、またどのＥ
Ｂ９の信号がｌ５２５によってＢＣ２３のＰ入力に選択
されているかに関係なく、ＢＣ２３は、ライン２８を介
するＰＥからのＮ個の入力のうちの８個以上のすべての
入力を無視するように構成されることしこなる。ＰＥ２
１への入力１７間の接続は、０Ｌ２２の選択能力によっ
て実現される。同様にまた。他の６個のＰＥ２１はＧＬ
２２を介してＢＣ２３から入力を受は取ることになる。

ＰＥ２１の入力に到達するＢＣ２３の６個の出力はライ
ン２９上に伝達され、一方、ＢＣ２３の”　Ａ　ＮＤ　
１１関数からの１つの出力がライン１７に直接送出され
る。このように、第６図に示されている結線と、ＰＥ出
力を結合する論理機能の全体はすべて、ＰＥＧのプログ
ラム可能に再構成し得るハードウエアにより与えられる
。

尚、第６図の８個のＰＥは、ＰＥＧのＮ個のＰＥのうち
から任意に割り当てることができることは当業者に明ら
かであろう。

次は、第６図の８個のＰＥが同一のＰＥＧ内にはない場
合について考えてみよう。このことが生じる理由はいく
つかあるが、最も明白な理由は、ＰＥＧが、必要とされ
るよりも少ないＰＥＬか有していないということである
。８個のＰＥを２つの隣接するＰＥＧ中で交換し得る場
合には、それに対して可能な簡単な解決方法があり、す
なわちその場合、１つのＰＥＧ２９によって与えられる
経路の代わりを、ＰＥＧ１７間の経路が果たす。

さらに別の場合としては、ネットワークの残りの部分が
割り当てられた後で、各ＰＥＧ内にいくつかのＰＥのみ
が残っている場合がある。

またさらに、第６図がより大きいネットワークの一部に
すぎないと仮定したときに、高度に複雑に接続されるネ
ットワークの接続要求が、この図において他のＰＥＧ中
の他のＰＥに接続するためのＥＢ９を介するＰＥの結線
の数Ｊよりも大きいことがあり得る。すなわち、ＢＤ、
２４を介するＥＢ　９への接続は、要求の全体を満たさ
ず、このためいくつかのＰＥは、ＥＢのボトルネックを
回避するために他のＰＥＧ内に位置付けられなければな
らないことがある。

さらにまた、第６図のネットワークの例からは明らかで
はないが、ＢＣ２３においてＰＥ間で実行されるべき論
理関数が、Ｎ＋Ｐ本以上の画像ストリームの関数である
場合がある。この場合、最終結果は、論理の最終レベル
を第２のＢＣ中で実行するようにした段階において措成
しなくてはならない。これは、少ない入力をもつ回路か
ら、多数の信号に対するＡＮＤ及びＯＲ回路を構築しな
くてはならないときに要因として挙げられる論理のファ
ン・イン（ｆａｎ　−ｉｎ）問題に以だ問題である。

上述の例ではすべて、論理関数または接続ＢＣ２３を介
してのＰＥ２１間の接続のうち少くとも一つが、ＢＤ２
４を介してＥＢ９に至り、それからｌ５２５を介して第
２のＰＥＧのＢＣ２３に戻る経路により実現されなくて
はならないという要求が存在する。このことは、所与の
画像関数（ＰＥのネットワーク）の特定のＰＥＧへの割
り当てが実際の具体例の全相互接続能力を超えない限り
は問題とはならない。

分配器（Ｄ）１１（第１図）の機能及び構成が詳細に示
された後は、ＢＣを介するＰＥ間の接続がＣＡＧＥの境
界を超えて形成されることもあることが明らかになろう
。この例では、一般的には処理遅延を一致させるための
移動要素としてＰＥを選択的に使用することによる同期
維持のためのタイミング制約であるような、追加的な制
約が課せられることもある。

第３図の５Ｌ４３のライン３９経路を使用することによ
り利用可能なプログラム可能な大きい遅延の有用性もま
た第６図から見てとることができる。例えば、ライン８
からの下方の経路に沿う２つのＰＥは、ライン８からの
上方の経路に沿う２つの遅延に一致させるために入力ラ
イン８を遅延させればよい。この場合、それらは移動の
みしか行なわないので、プログラム可能な大きい遅延能
力を与えられた、２倍の遅延を有する１個のＰＥによっ
て置き換えることができる。

Ｅ７．具体的な回路例 第７〜１３図は、ＰＥＧＩＯ（第１図）の好適な実施例
を示す具体的なディジタル回路図である。

第１４図は、パス分配論理（Ｄ）１１（第１図）の詳細
な構成を示すディジタル回路図である。第１５図は、計
数論理Ｅ１２（第１図）の詳細な構成を示すディジタル
回路図である。

尚、図示の都合上、第７図は、第７Ａ及び７Ｂ図に、第
１３図は、第１３Ａ及び１３Ｂ図に、第１４図は第１４
Ａ及び１４Ｂ図に、第１５図は、第１５Ａ及び１５Ｂ図
に、それぞれ分割されており、以下では例えば第７Ａ図
及び第７Ｂ図は「第７図」と総称的に呼ぶことにする。

ＰＥＧを実現するために、特定の値が選択される。便宜
上、ＰＥＧＩＯの好適な実施例は、その変数につき、表
１に示す特定の値を持っているものとする。

表　　１ Ｎ＝８　：　ＰＥＧ毎のＰＥの個数 Ｐ＝４　：　ＰＥＧのＢ’　Ｃに入力されるＥＢＵＳか
らのＰＥ信号の数 Ｊ＝４　：　ＥＢＵＳに接続された、各ＰＥＧからのＰ
Ｅ信号の数 Ｒ＝９　：　ＮＦ３３中の画像画素（ＳＲ２）の数Ｓ＝
ｌ　：　ＦＢレジスタ４２を介してＮＦ３３にフィード
バックされる画像ストリーム の数 Ｔ＝Ｒ＋５＝１０　：　ＮＦ３３への入力の総数Ｍ＝８
　：　ＣＡＧＥ毎のＰＥＧの数 第７〜１５図の回路図は、ディジタル回路設計に携わる
当業者に理解されるものである。これらは性質上階層的
である。論理回路の同一の部分を多数個使用する場合は
、これらは−々示されず、＊ｎという記号を以て、同一
のものがｎ個設けられていることを示している。例えば
、ＰＥ申８は、ＰＩΣが８個存在することをあられす。

また、ラインはその幅を表示する数字と同数の信号を有
する。

ラインの名称は、信号が１つのレベルから別の階層レベ
ルへ移行するとき変わることかある。以下の説明では、
特定の特徴を強調するために適宜コメントを与えるが、
ここで使用されている論理回路のすべての特徴を網羅す
る説明を与える意図はない。より詳しい記述については
、ジョン・ビーテム（Ｊｏｈｎ口ｅｅｔｅ＋ｍ）による
ＩＢＭリサーチ・レポートＲＣ１０４９Ｌ”基本的論理
エディタ（Ｂａｓｉｃしｏｇｉｃ　Ｅｄｉｔｏｒ）”１
９８４年４月９日を参照されたい。この基本論理エディ
タ（ＢＬＥ）ダイヤグラムにおいては、図面はきわめて
基本的な要素からなる。すなわち、入力及び出力ボート
が存在し。

ラインが存在し、再番号付はブロックが存在する。

最後に、構成部品のシンボルが存在する。各タイプの例
は第７図に存在し、それらに適用される規則についての
簡単な説明は次のとおりである。

先ず、入力ポートと出力ボートは五角形であり。

常に、底辺を長方形に載置した２等辺三角形の形をとる
。入力ポートは常に、三角形の２等辺の頂点に交差する
ラインを付する。出力ボートは、三角形とは反対側の長
方形の辺の中心にラインを接続する。そして、そのボー
１−の名前はシンボルの中に示される。多重ラインをも
つ入力または出力信号の場合の信号の索引付けは、常に
ボート・シンボルに付する。例えば、第７図において入
カポ−ｌ−Ｐ　Ｅ　Ｐ　Ｅ　＜○ニア〉と出力ボート＜
Ｏ：　７＞を参照されたい。ここで、＜ｎ：ｍ＞とは、
ｎ、ｎ＋１・・・ｍ−１、ｍの略記である。

ラインには２つのタイプがある。信号ラインは実線であ
り、もし一方向性なら行先方向の矢印が付されている。

信号ラインは、ラインの一部に直接、索引の全体の数よ
り小さい数のシンボルくｉ：ｊ〉を付することによって
索引付けすることができる。例えば、ＭＢＩ　　Ｎとい
う名称の入力ポートからＰＥＧに入るラインＭＢＩ　　
Ｎ＜０：１７〉は、第８図のＡＤＤＲボー１−に至る３
つの信号ＭＢＩ　　Ｎ＜８：１０＞に分かれる。尚、信
号ラインは、例えばＦＢＡＣＫのように、ラインに付さ
れた字句により名称を与えてもよいし１名称を与えない
ままでもよい。信号ラインはまた、そのラインが接続さ
れているボートの名前でも呼ばれることがある。信号ラ
インにおける信号の数は。

そのラインに付されたｔ　／　ｎ＋１によってあられす
ことができる。破線は５例えば第７Ｂ図において破線の
囲み２３が、ＢＣを形成するブロック要素群を強調する
場合のように、特定のブロック要素を強調すめために使
用される。

再番号付け（ｒｅｎｕｍｂｅｒｉｎｇ）ブロックは２つ
の信号ラインを接続する小さい六角形である。再番号付
けされた信号の数は、そのブロックに付された本Ｔｌに
より示されている。すなわち、あるライン上のＮ個の信
号が、他方のライン上のｎ個の信号に再番号付けされる
。例えば入力ポートＣＢＩ−Ｎ＜Ｏ：　４＞からの５個
の信号は、ＤＥＬ３６上の入力ＣＴＬＳに至る信号ライ
ンＭＩ３ＵＳの信号＜２０　：　２４＞に再番号付けさ
れる。そのような再番号付けは通常１例えばＣＢＩ　　
Ｎ信号とＭＢＩＮ信号が結合されてＢＵＳと呼ばれる１
つの信号になるように、信号の複数の部分を新しい信号
に結合するために使用される。

ブロック論理要素（ＢＬＥ）の要素的なシンボルは、設
計者の要望に応じて任意の形状をとるように構成され、
その性質上単位素子または非単位素子のどちらかである
。ＢＬＥ中でそれ以上の細分的な要素を持たない要素シ
ンボルは単位素子と呼ばれる。第７図でＤＩＮＨとラベ
ルされ第８図で論理タイプＬＳ３７４またはインバータ
１．１であるブロックがそのような単位素子の例である
。

また、（ＦＩＧ、８参照）とラベルされたブロック及び
多重化された信号経路をあられすＧＬとラベルされたシ
ンボル（破線囲み２２）が非単位素子の例である。すべ
ての要素シンボルは、信号ラインが接続されなくてはな
らないシンボルの輪郭上の所定の位置にボート名称を付
することによって識別された入力及び出力ボートを有す
る。これに関しては、第８図に関連する記述を含む後の
章を参照されたい。この説明においては、簡単のため、
非単位的素子の例のいくつかについては詳細な記述を省
略する。単位的素子と非単位的素子の間の差異は、ブロ
ック自体を眺めても識別することはできない。単位的素
子は、単に、全体のＢＬＥＤＡシステムがそれ以上の記
述を必要としないようなものである。非単位的素子には
、この明細書において２つのタイプがある。

（１）（ＦＩＧ、Ｘ参照）とラベル付けされ、より詳し
い説明が与えられているもの。

（２）（ＦＩＧ、Ｘ参照）のようなラベル付けがなく、
単に名称のみ付されているもの。この場合は、適当なテ
キストに機能的な記述が与えられている。

単位素子も、より詳細な構成を有しているが。

しかしそれはＢＬＥ形式ではない。例えばブロックＤＩ
ＮＨについて見よう。これは第７図のＢＬＥによってＬ
Ｓ３７４デュアル・インライン・パッケージ（ＤＩＰ）
と識別される。このＬＳ　　ＤＩＰ及び第７図に使用さ
れているすべてのＬＳブロックは、テキサス・インスッ
ルメンツ社から刊行されているパ設計技術者のためのＴ
ＴＬデータ・ブック（Ｔｈｅ　ＴＴＬ　Ｄａｔａ　Ｂｏ
ｏｋ　ｆｏｒ　ＤｅｓｉｇｎＥｎｇｉｎｅｅｒｓ）　”
などの刊行物中に特に詳細に記述されており、この分野
の熟練した当業者には一般的に理解可能な事項である。

ＢＬＥ　　ＤＡシステム自体は”　Ｔ　Ｔ　Ｌデータ・
ブック”により供給される詳細なデータを必要とせず、
従って、図においてはＢＬＥ単位と表示される。

Ｅ７ａ、ＰＥＧ 第７図は、ＰＥＧＩＯの好適な実施例の詳細なブロック
回路図である。

入力と出力 ＰＥＧＩＯへの入力は、ＰＥＰＥ＜Ｏ：　７＞、ＭＢＩ
　　Ｎ＜Ｏ：１９＞、ＣＢＩ　　Ｎ＜Ｏ：４＞。

及びＥ　　Ｂ　　Ｉ＜Ｏ：３１＞である。入力ＰＥＰＥ
は第１図のライン１７に対応し、Ｍ７．または前段の１
）　Ｅ　Ｇ　１０　、または前のＣＡＧＥ３／４１５中
のＤｌｌからの８本の画像ストリーム値を搬入する。Ｍ
ＢＩ　　Ｎは第１図のライン１４の一部に対応し、ＰＥ
ＧＩＯをその可能ないくつかの構成のうちの１つに構成
するために制御カードＣＣ１を介してホスト・コンピュ
ータ（Ｈ）０によって使用されるコマンドを実行するた
めに必要なバスの、制御、データ及びアドレス・ライン
を与える。これらのＭＢＩ　　Ｎ信号は、インテルＭＵ
ＬＴＩ−ＢＵＳ（インテル社の商標）システムのバス仕
様に従う。これらのＭＢＩ　　Ｎ信号はホスト・コンピ
ュータ（Ｈ）Ｏから導かれるが、ＣＣＩによって各ＣＡ
ＧＥ３．４．５．６へ向けて再度付勢される。ＣＢＩ　
　Ｎ＜Ｏ：４＞入力もまた信号グループ１４の一部であ
るが、これは特にＣＣＩハードウェアによって発生され
、一本づつのラインが個々のＣＡＧＥに特定されている
。これらのラインは、実行モードの間に活動性となる制
御信号、モード信号及びクロックである。ＣＢＩ　　Ｎ
ラインはまたＣＣＩハードウェア及びＲｕ２Ｏのシステ
ム・バス再付勢能力によっても分配されるが、それは、
Ｍ、ＢＩＮ信号のようにコネクタＰ１上ではなく、バス
の２２部分上の割りあてられた位置である。Ｆ　　Ｂ　
　Ｉ＜Ｏ：３１＞信号ライン１５は計数器バス位置であ
る。それらも、システム・バスＰ２コネクタの一部を介
して物理的に分配される。

ＰＥＧｎＯの出力は、５ＥＰＥ＜Ｏ：　７＞、ＭＩ３０
−Ｎ（単一ライン）及びＥ−Ｂ　　Ｏ＜Ｏ：３１〉であ
る。５ＥＰＥ＜０　：　７＞信号は、あるＰＥＧＩＯか
らそのＣＡＧＥ中の次の順序のＰＥＧまたは計数器バス
分配機能ＤＩＯに８本の画像ス１−リームを搬送するラ
イン１７である。ＭＢＯ−Ｎ信号はシステム・バス・コ
マンド承認を搬送し、システｌトバス・ライン１４のＰ
　］、信号の一部でもある。Ｅ　　Ｂ　　Ｏ＜０：３１
＞信号ライン１６はＥＢＩ信号と同一であり、ＥＢＵＳ
信号ＥＢ９の完全なコンブリメントを形成する。ライン
１５及び１６は、説明上の便宜のみの理由で分離されて
いる。ＥＢＯ信号は、ＣＡＧＥの８個のＰＥＧ内で発生
され、且つ各ＣＡＧＥ３／４１５／６内でＰＥＧのＢＤ
２４の論理部分（第２図）によってＥＢＱ上で発生され
た６４本のＰＦ画素ス１−リームのうちの３２本のスト
リームである。

ＥＢＵＳ信号はまた、Ｐ２コネクタにも割りあてられて
いる。

ＰＥＧ１０のさまざまな部分の対応は第７図にて、各ブ
ロックは論理機能の一部として厳密な対応がつけられる
訳ではなく、従って論理的に、第２図に示すＰ　Ｅ　Ｃ
，］、　Ｏのある部分要素に収まる訳でもない。ブロッ
クＧＬ２２は第７図と第２図とで同一である。第７図の
囲み２１（破線中のすべての要素）は、ＣＴ２６の一部
も第７図には含まれていることを除いては、幾分か８個
のＰＥ２１（第２図）に対応する。ブロックＢＣ２３（
第７図では、（ＦＩＧ、参照）、Ｒ５ＬＦ及びＲ３ＬＴ
とそれぞれラベルされたブロックとして図示されている
）は、ＣＴ２６のいくつかの部分が第７図に含まれてい
ることを除いては第２図と第７図で同一である。第７図
中の、（ＦＩＧ、１１参照）及び（ＦＩＧ、１２参照）
とラベルされたブロックは、第２図のＢＤ２４及びｌ５
２５の組み合わせに対応する。さらに、残りの部分、す
なわちＤＩＮＴ、ＷＩＮＣ，ＤＩＮＬ、ＥＢＤ、ＡＤＤ
及び（ＦＩＧ、８参照）とラベルされたブロックは制御
論理ＣＴ２６のほとんどの部分を構成し、Ｃ■゛２６の
残りの部分は第７図の他の（ＦＩＧ、Ｘ参照）ラベル付
はブロック内に埋設されている。

ＰＥＧの個々の要素及び機能的動作の詳細な説明につい
ては第７図に関連して以下で説明する。

ＤＩＮＨは８ビツト・レジスタ（ＬＳ３７４）であり、
構成モードの間にＢＣ２３（第１０図の入力ラインＷＤ
ＡＴＡＨ）及びＰＥ（第９図の入力ラインＷＤＡＴＡ）
に向う途中のデータ（出力Ｑ）のための保持用レジスタ
として機能し、これにより、これら２つの機能部分中の
メモリが構成データを受は取ることができる。実行モー
ドの間は、ＤＩＮＨの内容が、ビット毎にラインＣを介
してＧＬ２２中の８つの経路を制御する。

ＤＩＮＬは、構成モードの間にＢＣ２３（第１０図の人
力ラインＷ　Ｄ　Ａ　ＴＡ　Ｌ　）に向う途中のデータ
（出力Ｑ）のための保持用レジスタとして機能する８ビ
ツト・レジスタ　（ＬＳ３７４）であり、これによりこ
の機能部分のメモリが構成データを受は取ることができ
る。そして、実行モードの間に、ＤＩＮＬの内容はライ
ンＣを介して５Ｌ４３中の８本の経路をビット毎に制御
する。

ＷＩＮＣレジスタは、構成モードの間にアドレス・デー
タ（出力ＡＤＤＲ）のための保持用レジスタとして機能
する。ＷＩＮＣ中のアドレスは。

ＤＩＮＬ及びＤＩＮＨ中のデータがＢＣメモリ及びＰＥ
メモリに書き込まれているときに、第１０図のラインＡ
ＤＤＲを介してＢＣメモリにアドレスし、第９図のＡＤ
ＤＲライン（下位１０ビツトのみ）を介してＰＥメモリ
（ＮＦ）にアドレスする。実行モードの間に、ＷＩＮＣ
の内容は、第１１図のブロックへのＥ　　ＳＥＬ入力を
介してＰＥＧ中の４個（Ｐ）のＰＥがＥＢＵＳからどの
ようにして選択されるかを制御する４個の３ビツトレジ
スタとして働く。

ＡＤＤブロックはデコーダである。これは、ｃＡ　Ｇ　
Ｅ内のこのＩ）　Ｅ　Ｇの識別子を、Ｎのうちの１つと
して物理的に決定するためのスイッチを含む。

この３ビツト・アドレスまたは識別子はＡＤＤ出力ＡＤ
Ｒから第１１図の入力ＡＤＤ　　Ｎに伝達され、そこで
このＰＥＧの４個（Ｊ）のＰＥがどのようにしてＥＢＵ
Ｓに接続されているかを決定するために使用される。Ａ
ＤＤブロックはまた。入力ＡＤＩＮ上で受は取られたＩ
ＥＥＥ７９６バスからのアドレス・ビットをデコードす
る。もし。

スイッチ設定がＡＤＩＮ上のアドレス・ビットに一致し
、追加的なアドレス・ビットが（ＤＥＬ部分を除＜）Ｐ
ＥＧに関連する命令のＰＥＧコードに一致し、入力Ｃ３
ＥＬ上の、ＣＣＩからのＤＡＧＥ選択信号が活動的であ
るなら、ＡＤＤは活動化させるために第８図中の制御要
素に選択信号を送る。このことは構成モードの間で、Ｐ
ＥＧ内のレジスタまたは機能素子がアドレスされている
時のみ起こる。この選択信号はラインＡＤＤ出力ＢＳＥ
Ｌから第８図の入力ＳＥＬに至る。

ＥＢＤは、システム・バスの８データ・ビットを反転し
、ＰＥＧ内のさまざまなレジスタ（ＤＩＮＨ，ＤＩＮＬ
及びＷＩＮＣ）に分配するべくそれらの信号を再付勢す
るための８ビツト反転バッファ（ＬＳ５４０）である。

Ｒ３ＬＦは、入力ＣＫ上のＢ　　ＣＬＫ時に第１０図の
出力５ＢＵＳＨからＰＳＬＦ入力りに至るＢＣの結果を
保持するための保持レジスタとして機能する８ビツト・
レジスタである。このレジスタの目的は画像データ（出
力Ｑ）がＢＣから、ＧＬ２２上の入力を介してＰＥに至
り、さらには第９図のＳＥＲＩＮに至る際のタイミング
の平衡をとることにある。このことは実行モードの間に
起こる。このレジスタは、構成モードの間は機能をもた
ない。

Ｒ８ＬＴは、入力ＣＫ上のＢ　　ＣＬＫ時に第１０図の
出力５ＢＵＳＬからＲ３ＬＴ人力りに来るる。このレジ
スタの目的は、画像データ（出力Ｑ）がライン１７５Ｅ
ＰＥを介して構成における次の物理的エンティティ（別
のＰＥＧ１０またはＤｌｌ）のＢＣに移動するときにタ
イミングを平衡させることにある。このことは実行モー
ドの間に生じる。Ｒ３ＬＴレジスタは構成モードの間は
機能をもたない。

ＧＬ２２は、詳細な構成は示さないが８個の双方向マル
チプレクサであり、その各々のマルチプレクサは、ライ
ンＣを介するレジスタＤＩＮＨの対応するビットの制御
値に応じて、ライン１７ＰＥＰＥを介して前段のＰＥＧ
中でＲ８ＬＦレジス′りからの信号Ａ、またはＲ３ＬＴ
レジスタから信号Ｂを選択する。

５Ｌ４３は、詳細な構成を示さないが８個の双方向マル
チプレクサであり、その各々のマルチプレクサは、ライ
ンＣを介するレジスタＤＩＮＬの対応するピッ１−中の
制御値に応じて、第９図のＳＥＲＤＬＹ出力からの信号
Ａ、または第９図の５ＥＲ−ＯＵＴ出力からの信号Ｂを
選択する。

遅延機能素子ＤＥＬ３６は、画像データ入力ストリーム
を選択可能な量だけ遅延させる。これらの遅延の用途は
、ＮＦ機能のための特定の窓を形成するか、または画像
が結合されなくてはならないネットワーク中で大幅に離
隔されたＰＥ間の画像同期を維持することにある。入力
ＣＴＬＳ及び出力ＡＣＫはＤＥＬハードウェアに、画像
遅延の量を構成するためにシステム・バスを介してデー
タを受は取るように（第８図に関連して記述される様式
により）機能するためのシステム・バス信号を与える。

ともかく、構成モードの間に各ＤＥＬに８個の計数値が
送られることになる。この各計数値はそれぞれ、第９図
の出力ＤＬＹＯを介してシフト・レジスタＳＲから来る
８個のビデオ人力ＶＩＤＩと、第９図のラインＤＬＹ１
を介してそのシフト・レジスタに戻ることになる８個の
ビデオ出力ＶＩＤＯの間に導入される遅延の値を含む。

第７図において、（ＦＩＧ、Ｘ参照）（ただしＸ＝８．
９．１０．１１及び１２）とラベルした機能ブロックに
ついては、それぞれ図でより詳細に説明する。これらの
機能ブロックはそれぞれ、ＣＴＬ、ＰＥ、ＢＣ，ＩＳ及
びＢＤ機能を含んでいる。

Ｅ７ｂ、　　ＣＴＬ 第８図に示されている論理回路の機能は、５ＥｊＵＰモ
ードにあるときに多重バス・コマンドをテコードし、実
行モードで使用されるクロックを再付勢することにある
。Ｐ、Ｅ　Ｇ　Ｉ　Ｏの好適な実施例の回路ブロックで
ある第７図を参照されたい。

すると、（ＦＩＧ、８参照）とラベルされたブロックが
、矢印をもつ複数の入力ライン、ＳＥＬ、ＡＤＤＲ，Ｃ
ＭＤ、ＣＬＯＣＫＳ及びＭＯＤＥＳを有することが見て
とれる。その各ライン名はその同名の信号または信号グ
ループをあられす。その同一の信号の名称は第８図のポ
ート上にも見出されるが、その入力が配列されている空
間的な順序は必ずしも第７図と第８図とで同一ではない
。この同一信号に関する７相互参照規則は、ある図が別
の図を含む場合は常に適用される。ただし、各回は４ｎ
号名の名称を変更し再索引付けすることもあることに注
意されたい。例えば、第７図のＭＢＩＮ＜Ｏ：１９）の
入力に追従すると、（ＦＩＧ。

８参照）とラベルされたブロックのＡＤＤＲ入力に接続
されているのがこれらの信号ＭＢＩ　　Ｎのサブ・グル
ープであるＭＢｒ　　Ｎ＜８：１０＞であることが分か
る。第８図におけるこの同一のＡＩ）　Ｄ　Ｒラインは
、索引が昇順で一致されるという規則によりＡＤＤＲ＜
Ｏ：２＞とラベルされる。

こうして、ＭＩ３Ｉ　　Ｎ＜８＞はＡＤＤＲ＜０＞に一
致する。

３夕γ及び出力− 第７図を参照すると、第８図への入力は次のとおりであ
る。すなわち、ＡＤＤの出力ＢＳＥＬから来るＳＥＬ。

それぞれ入力ＭＢＩ　　Ｎ＜８：１０〉及びＭＢＩ　　
Ｎ＜１９＞から来るＡＤＤＲ＜Ｏ：　２＞及びＣＭＤ。

それぞれＣＢＩ　　Ｎ＜Ｏ：１〉及びＣＢＩ　　Ｎ＜３
：４＞から来るＣＬＯＣＫＳ＜Ｏ：　１＞及びＭＯＤＥ
Ｓ＜Ｏ：　１＞。こうして、ＳＥＬは、ＰＥＧ１０の内
部で発生される。

ＡＤＤＲとＣＭＤはＰ１コネクタ上の多重バス信号であ
り、ＣＬＯＣＫＳ及びＭＯＤＥＳは、ＣＣ１論理によっ
て発生されたＰ２コネクタ信号である。

第８図の出力はｍ−ラインであるＡＣＫ　　Ｎと。

ＣＮＴＲＬＳ＜Ｏ：　ｔ　１＞である。ＡＣＫ　　Ｎは
。

第８図から直接第７図の出力ＭＢＯＮに至る。

一方、ＣＮＴＲＬＳは第７図及び他の回内できわめて多
数の箇所に分配される。これらのＣＮＴＲＬＳ信号は、
ＰＥＧ１０内で情報の流れを制御するクロック、モード
及びコマンド・ラインである。

度旦メ」こおける斉８部−伏０貰血 インバータ１．１．１．２．１．３．１．４と１．５、
及び、各々１３５の出力に由来する常に真（高レベル）
の信号に一方の入力を接続された２人力ＮＡＮＤ　　Ｃ
Ｐ、１、ＣＩ）、２、ＣＰ、３゜ＣＰ、５及びＣＰ、６
はすべて、多重バス信号Ｐ１及びＰ２を分離し反転させ
るための再電力供給インバータとして働く。

ブロック表示素子のこのレベルでは、インバータまたは
ＮＡＮＤの′市気的なタイプは特定されず、またそれは
本発明の理解にとって重要でも必要でもない。

Ｌ　Ｓ　１３８タイプのＯＰは、オペレーション・コー
ド・デコーダである。これは、ＣＭＤ　（局所名ＷＲＥ
Ｎ　　Ｎ）上に負のパルスが存在し、システムがセット
・アップ・モード（ＣＰ、５出力が負）であり、このＰ
ＥＯが選択されている（Ｉ。

２出力が高レベル）ときに、コマンド・フィールド（ラ
インＡＤＤＲ＜Ｏ：　２＞）中の可能な８つの条件のう
ちの１つを、出力ＹＯ・・・Ｙ７上の１つの活動性コマ
ンド中に切り換える。使用される６つの命令またはコマ
ンド信号ＹＯ・・・Ｙ４及びＹ７は、ロードまたはイン
クリメントの際にＷＩＮＣカウンタ（第７図）を調時す
るために使用される。ＣＬＫ　　ＷＩＮＣ＜３＞と呼ば
れるＣＰ、６の出力」二の単一ラインを発生するために
Ｙａ　（ＩＮＣＷＩＮＣＮ）及びＹ７　（ＬＯＡＤＷＩ
ＮＣＮ＞が２人カマイナス・レベルＮ。

ＲＣＰ、４によってＯＲされることを除いては。

各ラインに付された＜　ｎ　＞によって示されているよ
うに出力ＣＮＴＲＬＳ＜Ｏ：　１１＞内の個々のビット
に至る。

後述する表２は、ＰＥＯ中のすべてのコマンドの表であ
る。第７図に適用可能なコマンド（ＤＥＬを除く）は、
ＥＰＥレジスタ選択グループ内にある。ＤＥＬ（第７図
）のアドレス・デコード及び制御は構造上、ＤＥＬ中に
なりＰＥＧの部分に対応して既に示したものに類似して
いる。ＤＥＬに適用可能なコマンドは、ＤＥＬレジスタ
選択グループ内にある。尚、信号ＭＢＩ　　Ｎ＜Ｎ＞な
どが１表２におけるシステム・バスの、ＢＡ＜２３：０
〉などの番号付けに必ずしもビット毎に対応しないこと
に注意されたい。というのは、従来から知られているよ
うに、多くの適当な命令コードの割りあてがなし得るか
らである。

第８図における最後のブロックはＸＡＣＫブロックであ
る。これは、ＢＳＥＬが能動状態であるときに（すなわ
ち、このＰＥＧが選択されているときに）、コマンド承
認（出力ＡＣＫ　　Ｎ）としてホストからのＣＭＤライ
ンをホストへ向ける。

ＸＡＣＫの詳細はここには示さないけれども、それは熟
練した当業者により容易に設計することができるもので
ある。

Ｅ７Ｃ，構成モードにおけるＲＥＧの動作構成モード（
ＳＥＬ　　ＵＰモード）の間のＰＥＧＩＯの動作は第７
図及び第８図を用いて記述される。

第７図の一部であり、第８図に詳細に示されている制御
論理ＣＴＬ２６　（第２図）は、ＰＥＧ中のレジスタ及
びメモリにロードするために、ホスト・コンピュータＨ
（第１図のＯ）と連結して使用される。最初に記述され
るのは、Ｈからの１つのシステム・バス・コマンドがセ
ット・アップ・モードの間にＣＴＬ２６によってどのよ
うに認識され実行されるかということである。次に、Ｐ
ＥＧＩＯに適用可能なシステム・バス・コマンドがリス
トされそれらの機能について説明がなされる。

最後に、ＰＥＧを構成するためにすべてのコマンドがど
のように使用されるかについての短い説明が与えられる
。

第７図でＬＳ３７４として認識されるレジスタＤＩＮＨ
は、テキスト・インスツルメンツ社によって発行された
パ設計技術者のためのＴＴＬデータ・ブック（ＴＴＬ　
Ｄａｔａ　Ｂｏｏｋ　ｆｏｒ　ＬｌｅｓｉｇｎＥｎｇｉ
ｎｅｅｒｓ）　”などの刊行物に詳細に記述されており
、当業者に広く理解されている。ＬＳ３７４は８ビツト
・レジスタであって、多重バスのラインから８個のデー
タを分離し反転させる、ＥＢＤとラベルされたＬＳ５４
０からラインＤｌでデータの８ヒヅトを受は取る。この
ＤＩＮＨレジスタは、レジスタＤＩＮＨのクロック・ボ
ートの立ち上がり時にシステム・バス・データ・ライン
の値にセットされる。尚、論理素子が完全なりＩＰをあ
られすときは、実用的である範囲において、論理素にお
ける信号入出カラインに使用される名称は、上述のＴＴ
Ｌデータ・ブックにリストされたピンの名称に対応する
。しかし、場合によっては、図面によりよく適合するよ
うにピンの名称は短縮されることがあり、あるいはＤＡ
グラフィックス・システムの要求に応じるようにわずか
に変更されることがある（例えば、アルファベット文字
で始まる信号名を回避すること）。例えばＬＳ３７４で
あるようないくつかのＤＩＰの場合、単一の入力または
出力は実際はラインのグループをあられす。従って、Ｄ
ＩＮＨに使用されるＬＳ３７４パッケージのＤ入力は実
際はＤｌ、Ｄ２、Ｄ３．Ｄ４・・・Ｄ８である。この情
報は、各ＤＩＰパッケージ・タイプに対応する追加的な
図表により設計者が入手可能であり、その図表はこの説
明中には含まれていないが、ＴＴＬデータ・ブックの図
表とこの発明で使用されているＤＩＰの既要を相互に参
照することにより、この分野の任意の熟練した当業者に
よって容易且つ正確に関連する内容が推論されるであろ
う。

Ｄ　Ｉ　Ｎ’Ｈレジスタの内容を変更するホストＨＯ中
のコンピュータ（マイクロ・プロセッサ）によって発生
される多重バス・コマンドはＬＯＡＤＤ　Ｉ　Ｎ　Ｈと
呼ばれる。ＬＯＡＤ　　ＤＩＮＨの動作は次のとおりで
ある。すなわち、先ず５ホストＨＯが所望のＣＡＧＥ及
びＰＥＧ１０のアドレスと、レジスタＤＩＮＨ中に書き
込むべきデータのバイトを、多重バスの適用可能なビッ
ト上に配置する。

次にホス１−ＨＯは多重バスの別のライン上にＷＲＴコ
マンドを出力する。ＣＣ１論理は特定のＣＡＧＥアドレ
スをデコードし、アドレスされるＣＡＧＥに通じる適当
なＣＡＧＥ選択信号を活動化する。これはＣＢＩ　　Ｎ
＜２＞とラベルされたラインである。ＡＤＤ及び第８図
におけるＰＥＧ論理が自身のバス上のアドレスを認識す
るとき、それらのＰＥＧ論理はＭＢＯＮ　（ＸＦＥＲ承
認）ラインを介してシステム・バス上でホストＨＯに報
知する。ホストＨＯが、ＸＦＥＲ承認ラインが活動化さ
れていることを知ったとき、ホストＨＯはＷＲＴコマン
ドを非活動化することができる。第８図中のＰＥＧ制御
論理がＤＩＮＨレジスタに第８図の制御のライン１上で
上昇信号を送り、その上昇信号が（ＥＢＤ論理により再
発生され反転される）システム・バス上のデータ・バイ
トをレジスタＤＩＮＨ中に調時するのはこの非活動化の
時点である。この反転は、システム・バス上の信号の通
常の活動レベルが正でなく負であるという事実を補償す
るためにのみ必要である。尚、システム・バスＷＲＴコ
マンドを適正にデコートＬ、ＭＢＯＮ上で承認信号を適
正に発生するためのブロックＡＤＤ及び第８図の特定の
動作については後で説明する。これらの論理回路の動作
の要旨は、前に参照したシステム・バスの仕様とここに
述べである説明を読了することによりこの分野の熟練し
た任意の当業者によって容易に理解されよう。

また、この分野の熟練した熱業者は、コマンドの実施や
選択におけるさまざまな変更が可能であり、そのような
変更例を示すことは本発明の要旨ではないので詳しく説
明されていないことを認識するであろう。すなわち、Ｌ
ＯＡＤ　　ＤＩＮＨコマンドが、ホストによるデータ・
バイトの、アドレスされたＣＡＧＥのアドレスされたＰ
ＥＧのレジスタＤＩＮＨへの転送を述べれば十分である
。システム・バスの選択はこの好適な実施例の実現には
無関連であり、（ＰＥＧ内にない機能素子から）任意の
別個のレジスタヘデータを転送する能力以外のバスの性
質は存在しない。バスの特定のタイミング特性が正確な
機能動作にとって重要でない理由は、これらのタイプの
バス動作が、画像が実際に処理されている実行期間中で
なくセット・アップ期間中に行なわれるからである。そ
れゆえ、これらのＢＵＳコマンドまたは命令は、ホスト
及びインプリメンタにより選択された特定のバス構造内
の特定のプロセッサの空き時間に実行することができる
。

以下に示す表２は、ＣＡＧＥ、すなわちＰＥＧ、Ｄ、及
びＤ部分内のシステムのさまざまな部分に適合するもの
としてのシステム・バス・コマンドの完全な組をリスト
する。

表２ システム・バス・アドレス：ＢＡ＜２３：０）システム
・バス・データ：ＢＤ＜１５：０＞　ＯＲＢＤ＜ｄ、ｃ
、ｂ、ａ＞ｆｌｅｘＭＩＴＥベース・アドレスＢＡ＜２
３：１５＞ＣＡＧε選択ＢＡ（１４：１３＞ ＣＡＧＥ内のボード選択ＢＡ＜１０：８＞　ＰＥＧ　Ａ
ｄｄｒｅｓｓボード・タイプＢＡ＜１２：１１＞　ＰＥ
Ｇ＝ＯＯＤＨＬ＝０１　ＥＸＩＴ＝１０５ＰＡＲＥ＝１
ルジスタ選択ＢＡ＜７：Ｏ＞ ＤＥＬレジスタ選択（コマンド） ＢＡ＜４１３．２，１．０＞デコード これらのコマンドはＳＥＴ　　ＵＰモードでのみ活動状
態にあることに注意されたい。

ＳＥＴ　　ＵＰに入るためのＣＮＴＲＬボード・コマン
ド参照。

１−−一−アドレス・カウンタＮロード○・・　アドレ
ス・カウンタＮアドレス−４２１−Ｎ番目のＰＥアドレ
ス ・・０アドレスＮの低バイト ・・１アドレスＮの高バイト ＰＥＧレジスタ選択（コマンド） ＢＡ＜２．１、Ｏ〉デコード ＢＨＥＮ（バイト高イネーブル）、１バイト・データ・
バス無視。

これらのコマンドはＳＥＴ　　ＵＰモードでのみ活動状
態にあることに注意されたい。

ＳＥＴ　　ＵＰに入るためのＣＮＴＲＬボード・コマン
ド参照。

０００ロードＷＩＮＣ１１１ＩＮＣ＜ｘ、ｙ、ｚ＞←［
３Ｄ＜ｂ、ａ＞、０１１ＥＸ００１未定義（ノーオペレ
ーション） ０１０未定義 ０１１書き込み関メモリＢｅ＜ＷＩＮＣ；ｄ、ｃ、ｂ、
ａ＞４−ＤＩＮＨ＜ｂ、ａ＞、ＤＩＮＬ（ｂ、ａ＞１０
０インクリメント１ｌｌＩＮＣ＜１１：０＞　ｂｙ　Ｌ
１０１０−ドＤＩＮＬ　ＤＩＮＬ（ｂ、ａ〉←ＢＤ＜ｂ
、ａ＞１１０ロードＤＩＮＩ（ＤＩＮ！（（ｂ、ａ＞４
−ＢＣ＜ｂ、ａ＞１１１書き込みＮＦメモリＬＴ＜ＷＩ
ＮＣ＜９：Ｏ＞：ｂ、ａ＞＋ＤＩＮｌ（（ｂ、ａ＞初期
化の目的のためには、ＬＴはＩＫ×８ビット・メモリと
して考慮されるべきである。ＬＴ＜Ａ；＞はＰＥ＜ＰＥ
Ｇ、Ｎ＞のための個性化を含ＥＸＩＴ　（コマンド） グループ選択 ＢＡ＜６．５．４，３〉デコード 一−−Ｉ　ＥＸＩＴ論理（７）Ｄｌｌカード、ＷＲＩＴ
Ｅ：ｌ　？　ンド選択−１−ＥＸＩＴ論理のＤ１１カー
１’、　ＭＩＳＣ：＋ｖンド選択−１−ＥＸＩＴ論理の
Ｅ１２カード、ＲＥＡＤ：１７ンド選択０１１すＲＩＴ
Ｅグループ選択（ＢＡ＜３＞が真のときに活動状７１り
ＢＨＥＮ　（バイト高イネーブル）と連結してＢＡ＜２
．１．０〉デコード これらのコマンドはＳＥＰ　　ＵＰモードでのみ活動状
態にある。

ＳＥＰ　　ＵＰに入るためのＣＮＴＲＬボード・コマン
ド参照。

０００−ＢＨＥＩＩＩロードＭＯＤＬ　ＭＯＤ＜ｘ、ｗ
）←８０（ｂ、ａ＞　ＨＥＸｏｏｌ、−ＢＩｒＥ？Ｊロ
ードＭＯＤＩＩ　ＭＯＤ＜ｚ、ｙ＞４−ＢＤ＜ｂｏａ）
　ＨＥＸｏｏｏ　　ＢＨＥＩＩＩロードＭＯＯＬ　ａｎ
ｄ　ＭＯＤＩＩ　ＭＯＤ＜ｚｔｙ＋ｘ＋ｗ＞←ＢＤ＜ｄ
、ｃ、ｂ、ａ＞　ＨＥ注意：Ｍ■は１０から（２−１６
）−１までのライン幅を定義するｉｆ　ＭＯＤ＝ｘ’Ｆ
ＦＦＦ’ｔｈｅｎ　Ｙまたは２が高次Ｘ０１０−ＢＩＩ
ＥＮ　　ロード　ＩＮＴＶ　ＩＮＴＶ＜ｂ、ａ＞←ＢＤ
くす、ａ＞　ＨＥＸｏｌｌ　−Ｂｌ（ＥＮ　ｏ−ド阿Ｏ
ＤＥ　ＭＯＤＥ＜ｂ、ａ＞４−ＢＤ＜ｂ、ａ＞　ｆｌＥ
Ｘｏｆ　ＭＯＤＥレジスタ・ビットの使用Ｂｉｔ　Ｏ：
（０／１）　Ｚ　ハードウェア味設置／設ω１３ｉｔ　
１：（０／ｌ）　３）＜イトデータ／ｂベイトデータＢ
ｉｔ　２：（０／１）　Ｙは０−２５６／看お瞳後のヒ
ツト以来デルタＹである。

Ｂｉｔ　３：（０／１）予備 ０１０　　ＢＩＩＥＮ　ロードＩＮＴＶ及びＭＯＤＥ　
ＩＮＴＶ＜ｂ、ａ＞←ＢＤ＜ｂ、ａ＞及びＭＯＤＥ＜ｂ
、ａ＞←ＢＤ（ｄ、ｃ＞１００−ＢＩＩＥＮロードＤａ
　ＤＩＮ（ｘ、ｗ＞←ＢＤ＜ｂ、ａ＞　ＨＥＸｌｏｌ−
ＢＩＩＥＮロードＤＩＮＨＤＩＮ＜ｚ、ｙ＞←ＢＤ＜ｂ
、ａ＞　１（ＥＸｔｏｏ　−ＢＩＩＦ？１　　ロード　
ＤＩｒＮ　ＤＩＮ＜ｚ、ｙ、ｘ、ｗ＞←ＢＤ＜ｄ、ｃ、
ｂ、ａ＞　ＨＥＸｌｌｏ−Ｂｌ（Ｅ？ｌｌロードＸＡＬ
　ＸＣＮＴ＜ｘ、ｗ＞←ＢＤ＜ｂ、ａ＞　ＩＩＥＸｌｌ
ｌ−［ＩＨＥＮロードＸＡＩＩ　ＸＣＮＴ（ｚ、ｙ）４
−ＢＤ（ｂ、ａ＞　ＨＥＸＤＩＩＭＩＳＯグループ選択
（ＢＡ＜４＞が真のとき活動状態） ＢＡ＜２．１．０〉デコード ＢＨＥＮ　（バイト高イネーブル）無視（ＬＤ　　ＴＡ
ＫＥを除く）コマンドはＳＥＴ　　ＵＰにおいてのみ活
動状態である。ＳＥＴ　　ＵＰに入るためのＣＮＴＲＬ
ボード・コマンド参照。

０００ロートＴＡＫ［Ｅ　ＴＡＫＥ＜ａ、ｂ＞←ＢＤ＜
ｂ、ａ＞ＩＩαＳＥＴ　ＵＰまたば則Ｎモードで活動状
態００１未定義（ノーオペレーション） ｏｔｏ−１：き込み関メモリＢＣ〈ＸＣＮＴ　；ｄ　＋
　ｃ　＋　ｂ　＋　ａ　）←ＤＩＮＩＩ　（ｂ　ｔ　ａ
　＞　＋　ＤＩＮＬ＜ｂ　、ａ　＞０１１　未定義（ノ
ー・オペレーション）１００書き込みＢＯＸメモリＢＣ
Ｘ（ＸＣＮＴ：ｂ、ａ＞４−ＤＩＮＨ＜ｂ、ａ＞１０１
　未定義（ノー・オペレーション）１１０　ＸＣＮＴ＜
１５：０＞　１だけインクリメントＥ１２ＲＥＡＤグル
ープ選択（ＢＡ＜５＞が真のとき活動状態） ＢＨＥＮ　（バイト高イネーブル）とともにＢＡく２，
１．０〉をデコード。

これらのコマンドは実行モードでのみ活動状態にあるこ
とに注意されたい。

ＲＵＮ　（実行）に入るためのＣＮＴＲＬボード・コマ
ンド参照。

０００−ＢＩＩＥＮ読み取りＸＡＬ　ＢＤ＜ｂ、ａ＞←
ＦＩＦＯ＜ｘｌｂ、ｘｌａ）　ＩＥＸｏｏｌ−ＢＩＩＥ
ＩＩＩ読み取りＸＡＩＩ　８０＜ｂ、ａ＞１−ＦＩＦＯ
（ｘｈｂ、ｘｈａ＞　ＩＩＥＸｏｏｏ−Ｂｌｌ［Ｅ１１
１読み取りＸＡ　［３Ｄ＜ｄ、ｃ、ｂ、ａ＞＋ＦＩＦＯ
＜ｘｈｂ＋ｘｈａ、ｘｌｂ、ｘｌａ＞　Ｉｔα０１０−
ＢＩＩＥＩＩＩ読み取りＺＡＬ　ＢＤ＜ｂ、ａ＞４−Ｆ
ＩＦＯ（ｚｌｂ、ｚｌａ＞　ＩＥＸｏｌｌ−［１１１［
ＥＮ読み取りＺＡＩＩ　［３０＜ｂ、ａ＞４−ＦＩＦＯ
＜ｚｈｂ、ｚｈａ＞　＋ＩＥＸ０１０−ＢＩＩＥＮ読み
取りＺＡ　ＨＤ＜ｄ、ｃ、ｂ、ａＸ−ＦＩＦＯ＜ｚｈｂ
、ｚｈａ、ｚｌｂ、ｚｌａ）１００−ＢＩＩＥ１１１読
み取りＰ　ＢＤ＜ｂ、ａ）４−ＦＩＦＯ＜ｂ、ａ＞　Ｈ
ＥＸｌｏｌ−０１１ＥＮ読み取）Ｊ　ＹＡ　１１０（ｂ
、ａ＞４−ＰＩＦＴ）＜ｂ、ａ＞　ＨＥＸｌｏｏ−１１
１１団読み取りＹＡ　ＢＤりｄ、ｃ＋ｂ）ａ）←ＦＩＦ
Ｏ＜ｙｂ＊ｙａ、ｐｂ＋ｐａ＞　ＨＥｘ１１０−ＢＨＥ
Ｎ読み取りＭＡＳＫ　ＢＤ（ｂ、ａン←脚に＜ｂ、ａ＞
　ＨＥＸ　　　　　　　　’１１１〜開団読み取りＦＣ
ＮＴ　ＢＤ＜ｂ、ａ＞←ＦＣＮＴ＜ｂ、ａ）　ＨＥＸｌ
ｌｏ−ＢＩＩＥＮ読み取りＦＣＮＴ　ａｎｄ　ＭＡＳＫ
ＢＤ＜ｚ、ｙ、ｘ、ｗ＞←ＦＣＮＴ（ｂ、ａ＞、ＭＡＳ
Ｋ（ｂ、ａ＞ＩＩＥＸ注意：　ＦＣＮＴｔ＃ＩＦＵにお
いて（ｘ’ｙｐ）事象の＃である。

Ｅ１’２Ｍｌ５Ｃ１重−プ選択（ＢＡ＜６＞が真のとき
活動状態） ＢＡ＜２．１．０〉をデコード（ＢＨＥＮ　（バイト高
イネーブル）を無視）。

０００　　割り３非活動化 ００１　未定義（ノー・オペレーション）０１０　　Ｚ
ＡにＸＡをコピー ０１１　　未定義（ノー・オペレーヨン）１００　　Ｆ
ＩＦＯカウントをＦＯＮＴレジスタにコピー １０１　未定義（ノー・オペレーション）１１０　　未
定義（ノー・オペレーション）１１１　未定義（ノー・
オペレーション）Ｅ７ａ、ＮＦ子テーブルセットアツプ
論理をもつ８個のＰＥ 第９図に示す論理回路は、ＮＦ３３のテーブルを構成す
るために必要なＣＴＬ２６の一部を有する８個の必要要
素（ＰＥ２１）である。ＰＥＧ　１０の好適な実施例の
上位レベル・ブロック図である第７図を参照されたい。

すると、そこには第９図の入力と出力が見出される。そ
れらの入力は、反時計方向の順に見るとＤＬＹｌ、５Ｅ
ＲＩＮ、ＷＤＡＴＡ、ＡＤＤＲ及びＣＮＴＲＬＳとラベ
ルされている。また、出力はやはり反時計方向の順に見
ると５ＥＲＯＵＴ、５ＥＲＤＬＹ及びＤＬＹＯとラベル
されている。それと同じ名称は第９図にみ見出されるが
、但し空間的な配列は同一ではない。

入力及び出力 第７図及び第９図は、第９図への入力の本数と出所が次
のとおりであることを示す。すなわち、（１）各々半分
づつＤＥＬ３６の出力から来るＤＬＹ　Ｉ＜Ｏ：　１５
＞。ＤＬＹＩは、１個または２個のＤＥＬによって遅延
された８本の画像ストリームである。

（２）ＧＬ２２の出力Ｙから来る５ＥＲＩＮ＜Ｏニア＞
、５ＥＲＩＮは入力ＰＥＰＥライン１７を介して前段の
ＰＥＧＩＯから来た、またはＧＬ２２によって選択され
たラインＦＢＡＣＫを介してＢＣ２３から来た８本の画
像ストリームである。

（３）ＤＩＮＨレジスタ出力Ｑから来るＷＤＡＴＡｇｏ
　：　７＞。ＷＤＡＴＡは、８個の１ピツ）−ＮＦ３３
テーブル・メモリの１つのアドレスに書き込まれること
になるデータである。

（４）ＷＩＮＣレジスタ出力ＡＤＤＲから来るＡＤＤＲ
＜Ｏ：　９＞。ＡＤＤＲは、構成の間に使用されるＮＦ
３３テーブル・メモリのための１０個のアドレス・ビッ
トである。

（５）第８図のＣＮＴＲＬＳ＜Ｏ：　１０＞から来るＣ
ＮＴＲＬＳ＜Ｏ：　１０＞。これらのＣＮＴ　ＲＬ　Ｓ
は、構成及び実行の両モードの間にデータ流を制御する
ためのクロック、モード及びコマンド・ラインである。

第９図の出力は、すべて画像ストリームである。

５ＥＲＯＵＴ＜Ｏ：　７＞及び５ＥＲＤＬＹ＜Ｏニア〉
はＮＦ３３データ（第５図のライン４５）及び５Ｒ３２
，４テータ（第５図のライン３９）を５Ｌ４３の入力Ａ
及びＢに搬送する。ＤＬＹＯ〈０：１５＞は、５Ｒ３２
データを半分づつ２個のＤＥＬ機能３６に搬送する。

叫証広 第９図は、（ＦＩＧ、１３参照）とラベルされたブロッ
ク上の“申８″という記号により表示されるように、（
ＦＬＧ、１．３参照）とラベルされたブロックの８個の
複製を示している。各複製ブロックは、１つのＰＥの一
部と、ＰＥ間で全く同一の、関連する構成機能とから成
っている。複製された要素のためのＢＬＥの規則は２重
になっている。第１に、その要素の各コピーは、各々が
索引を有する、入・出力信号の束の固有の複製された組
を持っている。第２に、入出カラインと、複製された部
分の入出力の間の索引は一対一に対応しなくてはならな
いか、または単一ラインが複製されたすべての要素に分
配されている。例えば、５ＥＲＩＮ＜Ｏ：　７＞は、ラ
ベ／Ｌ／ＩＲＯＷＯ＜Ｏニア〉とラベルされた入力Ｉ　
ＲＯＶｖ’０で（ＦＩＧ。

１３参照）とラベルされた８個の複製物に至り、それゆ
え５ＥＲＩＮ＜Ｏ＞は、ＩＲＯＷＯ＜Ｏ＞、すなわち（
ＦＩＧ、１３参照）とラベルされた０番目の複製物のＩ
ＲＯＷＯ入力に至る。Ａ　　ＣＬＫ　（ＣＮＴＲＬＳ＜
８＞と同一）は単一ラインであり、従ってそれは８個の
（ＦＩＧ、１３参照）ブロックのＡ　　ＣＬＫ入力に至
る。最後に、全部で８本の入力ラインＡＤＤＲ＜Ｏ：　
７＞は、それぞれが８個の（ＦＩＧ、１３参照）ブロッ
クの対ノ芯するＡＤＤＲ＜Ｏ：　７＞ラインの８本すべ
てに至る。言い力１えると、ＡＤＤＲ＜Ｏ＞は０番目の
（ＦＩＧ、１３参照）ブロックから７番目の（ＦＩＧ、
１３参照）ブロックまでにつき、常にＡＤＤＲ＜０＞に
到達する。ＡＤＤＲ＜１＞・・・ＡＤＤＲ＜７＞の処理
についても同様である。この用語法は、第１３図に関連
してさらに詳しく説明する。

匿１勿）１ズＪな部）とその機１１゜ 第９図内の３つの機能論理グループは、アドレス・バッ
ファと、レジスタと、第１３図にさらに詳しく記述され
ている８個のＰＦである。

アドレス・バッファＡＤＬ及びＡＤＭはそれぞれ、ＷＩ
ＮＣレジスタからのアドレス・ラインのうちの２本であ
る、ラインＡＤＤＲ＜８　：　９＞を分離する。ライン
ＡＤＤＲ＜Ｏ：　７＞のための他のアドレス・バッファ
は第１３図にＰＥに関連して示されている。これらのラ
インは、ＷＩＮＣレジスタ・ビットを再付勢して、それ
らを、各ＲＡＭが個別のメモリとして機能し得るように
８個のＮＦ３３ＲＡＭに分配する。

レジスタＲＥ、ＲＥＤ及びＲＤＦはそれぞれ８ビツト（
ＬＳ３７４）レジスタである。ＲＥ及びＲＥＤは、追加
的な１つの遅延を介して第１３図の出力ＰＥからの８本
の画像ストリームを格納する機能を果たす。このことは
、先ずＡクロック（ＣＮＴＲＬＳ＜８＞）の立ち上がり
時にＲＥに、８個の（ＦＩＧ、１３参照）ブロックのＰ
Ｅからの８本の画像ストリームの画素値をロードし、次
にＢ　　ＣＬＫの立ち上がり時にＲＥからの値をＲＥＤ
とＲＥＦの両方にコピーすることにより達成される。こ
のＡ−Ｂ対は、この明細書全体を通して、一画素時間を
あられすものとする。こうして、一画素時間（Ａ　　Ｃ
ＬＫ、Ｂ　　ＣＬＫの対）内に、画素ストリームは一画
素位置進む。レジスタＲＥとＲＥＤの機能は、画像スト
リームを一画素遅延させ、処理においてデータを再同期
させることにある。というのは、第１３図のＰＥ出力は
りａツクに同期されていないからである。レジスタＲＥ
ＦとレジスタＲＥの組み合わせの機能は、ブロックＦＢ
４２　（第３図）またはＦＢ４７　（第５図）と同一で
ある。ＲＥＦ及びＲＥは延画像ストリームを一画素時間
遅延させ、近隣窓機能ＮＦ３３の１０番［１のビットと
してそれらをフィードバックする。

Ｅ７ｅ、ブール結合論理ＢＣ 第１０図に示されているのは、ブール結合論理ＢＣ２３
と、ＢＣ２３を構成するために必要なＣＴＬ２６の一部
である。第７図の一部である、Ｒ５ＬＦ及びＲ３ＬＴも
またＢＣの一部であるが第１０図には示されていない、
ＰＥＧＩＯの好適な実施例の上位レベル・ブロック図で
ある第７図を参照して、第１０図への入力と出力を挙げ
てみよう。すると、（ＦＩＧ、１０参照）ブロックにお
イテ、入力はＩＮＴＰＥ、ＥＸＴＰＥ、ＡＤＤＲｌＷＤ
ＡＴＡＨ，ＷＤＡＴＡＬ及びＣＮＴＬＳである。また、
出力はＳ　Ｂ　Ｕ　Ｓ　Ｈと５ＢＵＳＬである。

第１０図のポー１−にはこれらと同一の信号名があられ
れるが、その空間的は配列は必ずしも同一ではない。

入力及び出力 第７図は、第１０図への入力を示しており、それらの出
所は次のとおりである。

（１）ＳＬ４３の出力Ｙから来るＩＮＴＰＥ＜Ｏニア〉
。ＩＮＴＰＥは、同一のＰＥＧ１０内における８個のＰ
Ｅからの８本の画像ストリームである。

（２）第１１図の出力ＰＥｘＹから来るＥＸＴＰＥ＜Ｏ
：　３＞。ＥＸＴＰＥ＜Ｏ：　３＞は、第１１図に含ま
れているＢＤ３０論理によって選択されたＥＢＵＳから
来た４本の画像ストリームである。

（３）ＷＩＮレジスタに由来するＡＤＤＲ＜０　：］１
〉。このＡＤＤＲは、ＢＣ２３テーブル・メモリのため
の１２アドレス・ビットである。

（４）ＤＩＮＨレジスタから来るＷＤＡＴＡＨ＜Ｏ：　
７＞。Ｗ　Ｄ　Ａ　Ｔ　Ａ　Ｈは、ＢＣ２３テーブル・
メモリ中のアドレスの１バイト中に書き込まれることに
なるデータである。

（５）ＤＩＮＬＬ／ジスタから来るＷＤＡＴＡＬ＜Ｏ：
　７＞。ＷＤＡＴＡＬは、ＢＣ２３テーブル・メモリ中
の（ＷＤＡＴＡＨとは異なる）バイ１へ中に書き込まれ
ることになるデータである。

（６）第８図のＣＮＴＲＬＳ＜４．５，７．８〉から来
るＣＮＴＲＬＳ＜Ｏ：　３＞。これらのＣＮＴＲＬＳは
、第１０図内で使用される、タロツク、モード及びコマ
ンド・ラインである。

第１０図の出力はすへて画像ストリームである。

５ＢＵＳＨ＜Ｏ：　７＞と５ＢＵＳＬ＜Ｏ：　７＞は、
各画素時間毎に、ＢＣ機能内のＳＲＡＭによって計算さ
れたデータを搬送する。この２組の画像ストリームは各
画素時間毎に、それぞれＲ５ＬＦとＲ３ＬＴ中にランチ
される。

第１０図のさまざまな部）とその機能 第１０図内の論理機能を４つに分けると、アドレス・バ
ッファと、画像ストリーム・バッファと。

データ・バッファと、実際のブール結合演算に使用され
るＳＲＡＭとがある。

アドレス・バッファＡＤＤＤ　（タイプＬＳ５４１）及
びＡＤＤＸ　（タイプＬＳ１２５）は、ＷＩＮＣレジス
タから来るラインＡＤＤＲ＜Ｏ：　７＞と、ラインＡＤ
ＤＲ＜８　：　ｌ　ｌ＞をそれぞれ分離する。これらの
バッファはＷＩＮＣビットに再電源供給し、それらを、
ＳＥＴ　　ＵＰモードの間にＢＣメモリにアドレスを供
給するための（４ＢＣＴ　　ＳＲＡＭ　（ＩＮＭＯ３の
タイプＩＭＳ１４２０）に分配する。

画像ストリーム・バッファＰＲＥＧ及びＰＲＥＧＸ（と
もにタイプＬＳ３７４）は、ともに、このＰＥＧ１０の
ＢＣによりアクセス可能な１２個のＰＥからのラインＩ
ＮＴＰＥ＜Ｏ：　７＞及びＥＸＴＰＥ＜Ｏ：　３＞をそ
れぞれラッチし分離する。

これらのバッファは、実行モードの間に４ＢＣＴＳＲＡ
Ｍ　（ＩＮＭＯ５のタイプＩＭＳ１４２０）によるアド
レスとして使用するためのさまざまな５Ｌ４３からのＰ
Ｅ出力を再調時し再電力供給する。

データ・バッファＤＨＤ及びＤＬＤ　（ともにタイプＬ
Ｓ５４１）はそれぞれ、ＤＩＮＨ及びＤＩＮＬＬ／ジス
タカら来るラインＷＤＡＴＡＨ＜Ｏニア〉及びラインＷ
ＤＡＴＡＬ＜０　：　７＞をそれぞれ分離する。これら
のバッファは、ＤＩＮレジスタ・ビットに再電力供給し
、それらを４　８ＣＴＳＲＡＭ　（ＩＮＭＯ５のタイプ
ＩＭＳ１４２０）に分配し、ＳＲ１４２Ｏ５ＲＡＭが双
方向ボート・メモリなので、ＳＥＴ　　ＵＰモードの間
のＢＣメモリへの読み取りデータを、ＲＵＮモードの間
のＢＣメモリからの書き込みデータから分離する。

ＳＲＡＭ　　ＢＣＴＯ，ＢＣＴｌ、ＢＣＴ２及びＢ　Ｃ
Ｔ　３は、ピッ１へ毎に４ビツトのスタティックＲ，Ａ
Ｍによる４０９６ワ一ドＩＮＭＯ３ＩＭＳ１４２０であ
る。それらは、ＳＥＴ　　ＵＰモードの間にロードされ
たブール結合テーブルを保持し、ＲＵＮモードの間に、
ＰＲＥＧ及びＰＲＥＧＸからの１２本の画像ス１〜リー
ムを１６本の画像ストリーム出力５ＢＵＳＨ及び５ＢＵ
ＳＬに変換する。

尚、Ａ　　ＣＬＫでともに調時されたデータ・バッファ
Ｉ）　ＲＥ　Ｇ及びＰＲＥＧＸと、ＰＳＬＦ及びＲＬＳ
Ｔレジスタの組み合わせが、動作のＢＣ部分に厳密に一
画素時間（Ａ　　ＣＬＫ、Ｂ　　ＣＬＫ対）の遅延を導
入することに注意されたい。

二」υ朝食１知乍 ＳＥＰ　　ＵＰモードの間のＢＣの動作は、ＳＥＰ、Ｕ
Ｐモードの間のＰＥ及びそのＮＦ子テーブル動作に非常
によく似ている。データは、システム・バス・コマンド
によってＤＩＮＨ及びＤＩＮＬ中にロードされ、その適
正なアドレスはＷＩＮＣレジスタ中で達成される。次に
、そのデータは。

本来は第４図中のＣＮＴＲＬＳ＜４＞からのＷＲＢＣＴ
　　ＮであるＣＮＴＲＬＳ＜Ｏ＞（７）立ち上がりによ
ってＢＣＴ　　ＳＲＡＭ中に書き込まれる。

ＲＵＮモードの間は、１２本の入力画像ストリームが各
画素時間毎にＢＣＴ　　ＳＲＡＭによって１６本の出力
画像ストリームに変換される。

Ｅ７ｆ、ＥＢＵＳドライバＢＤ２４と入力選択ｌ５２５
のための選択論理 第１１図は＋　ＥＢＵＳドライバ論理ＢＤ２４及び入力
選択ｌ５２５のためのアドレス選択論理回路を示してい
る。ＰＥＧＩＯの好適な実施例の上位レベル・ブロック
図である第７図を参照して。

第１１図への入力と出力とを見てみよう。先ず第１１図
のブロックへの入力は、Ｅ　　ＳＥＬ、ＡＤＤ　　Ｎ、
ＥＢ　　Ｎ及びＣＴ　Ｌである。また、出力はＰＥＸＹ
及びＰＳＥＬ　　Ｎである。これと同一の信号名が第１
１図のポート上にもあられれるが、それらの空間的配置
は必ずしも同一ではない。

入力と出力 第７図は、第１１図への入力と出所が次のとおりである
ことを示す。

（１）ＷＩＮＣレジスタ出力ＡＤＤＲから来るＥＳＥＬ
＜Ｏ：　１１＞。ＷＩＮＣの内容は、ＲＵＭモードの間
は、ＥＢ９からＰＥ画像ストリームを選択するために使
用される４個の３ヒヅト・アドレスを保持する。

（２）ＡＤＤブロックの出力ＡＤＲから来るＡＤＤ　　
Ｎ＜Ｏ：２＞。ＡＤＤ　　Ｎの３ビツトは、このＣＡＧ
Ｅ内のこのＰＥＧ１０のアドレスであり、適正なドライ
バを活動化するためにＢＤ２４論理によって使用される
。

（３）負レベルで活動状態にあるＥＢ９から来るＥＢ　
　Ｎ＜０：３＞。

（４）最後の入力は第８図のＣＮＴＲＬＳ＜５＞から来
るＣＴＬである。このＣＴＬは、ＥＢＵＳゲート動作を
活動化するために使用されるＲＵＮモード信号である。

＠１１図の出力は次のとおりである。すなわち、ＰＥＸ
Ｙ＜Ｏ：　３＞はｌ５２５によってＥＢ９から選択され
たＰＥ画像ストリームを第１０図のＥＸＴＰＥ入力に搬
送する。ＰＳＥＬ　　Ｎ＜Ｏニア〉はデコードされたＰ
ＥＧＩＯのアドレスを第１２図のバス・ドライバ論理２
４に搬送する。

第３１図のさまざまな部分とその機能 第１１図内の２つの機能は、アドレス・デコーダＤＣＤ
　ＣタイプＬ８１３８）と多重化セレクタ（タイプＬＳ
１５１−８個の中から１個を選択するセレクタ）である
。

デコーダＤＣＤはＣＴＬ　（ＲＵＮモード）が真である
期間に活動状態にある８本のＰＳＥＬ　　Ｎラインのう
ちの１本を付勢する。ＰＳＥＬ　　Ｎラインは第１２図
中の適正なりＵＳドライバを活動化する。例えば、もし
このＰＥＧＩＯのアドレスがＨｅＸ６であるなら、Ｙｌ
　（６の補数）が負となって、ＤＣＤからのＹの残りが
正となろう。

多重化（マルチプレクサ）セレクタＭＸＯ，ＭＸ１、Ｍ
Ｘ２及びＭＸ３は、４個の８対１セレクタとして機能す
る。その各々は、出力ＰＥＸＹに８個のうちの厳密に１
個を選択するために、８個のＥＢＵＳ９信号の異なる組
上で作動する。この選択は、（ＷＩＮＣから来る）ＥＳ
ＥＬ上の４個の３ビツト・コードに基づき行なわれる。

こうしてＰＥＸＹ＜０＞は、Ｅ　　ＳＥＬ＜Ｏ：２＞上
の３ビツト・コードに依存してＥＢＵＳ＜Ｏ：　７〉信
号のうちの１つとなる。

Ｅ７ｇ、ＢＤ２４のＥＢＵＳドライバ回路第１２図への
入力及び出力は、ＰＥＧ１０の好適な実施例の上位レベ
ル・ブロック図である第７図に示されてる。尚、第１２
図の回路は、第７図において４回Ｐ１１製されているこ
とに注意されたい。

第１２図への入力は、ＳＥＬ　　Ｎ＜Ｏニア＞及びＰＥ
であり、この後者は４個のＰＥの中からの単一の信号で
ある。出力はＤＲＶＲ３＜Ｏ：　７＞であり、これは第
１２図に回路が４回複製されるのでＥＢ９上で３２個の
信号を形成する。これらの入力及び出力は第１２図に見
出されるが、それらの空間的配置は必ずしも第７図と同
一ではない。

ＳＥＬ　　Ｎ信号（８個のうちせいぜい１個のみが負の
活動状態である）はＡまたはＢ（タイプし５１２５）の
どちらかで８個のコ３状態ドライバのうちの１つを活１
１ｊ化するために使用される。この８個のドー７１’バ
の出力ＹはＤＲＶＲ８＜Ｏ：　７＞に至る。ＰＥ入力は
、５Ｌ４３の出力Ｙ＜４　：　７〉の４個のうちの１個
である。

第１２図の出力は次のとおりである。すなわち、Ｄ　Ｒ
Ｖ　ＲＳは、第１２図の回路に到達する１本のＰＥ画像
ストリームを、このＰＥＧＩＯのアドレスに対応する８
ビツトのうちの１つのビットに搬送する。ＤＲＶＲ３＜
Ｏ：　７＞の残りは不活動状態である。それゆえ、第１
１図の回路と第１２図の回路が協働すると、ＳＬ、４３
のＹ＜４　：　７＞における４本のＰＥストリームが、
ＡＤＤ内のＰＥＧＩＯアドレスに依存するＥＢＵＳ上の
厳密に４つの位ｆｒｔ−１−で活）１・ＩＩ化されるこ
とが理解されよう。

Ｅ７ｈ、５Ｒ３２をもつＩ）Ｅと、構成ハードウェア 第１３図に示されている論理回路は、１つの処理要素（
ＰＥ）２１と＋　ＮＦ３３テーブルを構成するために必
要なＣＴＬ２６の一部である。８個のＰＥグループの上
位レベル・ブロック図である第９図を参照して第１３図
への入力と出力を調べてみよう。先ず人力は、Ｉ　ＲＯ
ＷＯｌＩＲＯＷＩ、Ｉ　Ｒ○Ｗ２、ＷＲＤＡＴＡ、ＡＤ
ＤＲ＜ＯＣＲ＞、ＡＤＤＲ８、ＡＤＤＲ９、Ｇ　　ＮＥ
Ｇ、ＣＬＲＮＥＧ、Ａ　　ＧＬＫ、Ｂ　　ＣＬＫ、ＡＧ
ＡＴＥ及びＷ　ＲＥ　Ｎ　テアル。マタ、出力は、０Ｒ
ＯＷＯ１○ＲＯＷ１、ＰＥ及びＤＥＬＡＹである。これ
らと同一の信号名は第１３図のポート」二にも見出され
るが、その空間的配置は必すしも同一でない。

入力及び出力 第９図を参照し、また第１３図がＮ　（＝８）倍複製さ
れていることを思い出すと、第１３図への入力及びその
出所は次のとおりである。すなわち、（１）第９図の入
力５ＥＲＩＮ＜Ｎ＞から来るＩＲＯＷＯ，、：：：でＮ
　（０；Ｎ≦７）は、ＰＥＧ１−０内のＰＥの索引をあ
られす。５ＥＲＩＮ及び、第９図への入力から直接来る
他の第１３図への入力の出所については、第７図、及び
第９図に関連する説明を参照されたい。

実際上、信号は、それが通過する階層の各ＢＬＥレベル
に伴って名称を変更されながら通過することがある。

（２）第９図の入力ＤＬＹＩ＜Ｎ＞から来る入力ＩＲＯ
ＷＩ。Ｏ＜Ｎ≦７であり、第７図における１つのＤＥＬ
３６からの出力を参照されたい。

（３）入力ＩＲＯＷ２も同様にして、入力ＤＬＹＩ＜Ｍ
＞（８≦Ｍ≦１５）を介して第２のＤＥ　Ｌ　３６から
来る。

（４）ＩＲＯＷＯｌＩＲＯＷｌ、ＩＲＯＷ２は、画素が
窓に到達する画像の逐次的な列を指す。

その番号は、０ＲＷＯの開始画素と、ＲＯＷｌの開始画
素の間の全体的な遅延が厳密に画像の１ライン分に等し
い場合にのみ実際の画像に対応する。

（５）第９図のＷＤＡＴＡ＜Ｎ＞から来る入力ＷＤＡＴ
Ａは、ＮＦ３３メモリの１つのアドレスに書き込まれる
ことになるＤ　Ｉ　Ｎ　Ｈから来るデータの１ヒヅトで
ある。

（６）第９図のＡＤＤＲ＜Ｏ：　７＞を介して、ＷＩＮ
Ｃレジスタ・ビット＜Ｏ：　７＞から来る入力ＡＤＤＲ
＜Ｏ：　７＞。

（７）第９図のＡＤＭ人力人力Ｎ＞を介してｔＩＮＣレ
ジスタ・ビット８から来る入力ＡＤＤＲ８゜ （８）第９図のＡＤＭ人力人力Ｎ＞を介してＷＩＮＣレ
ジスタ・ビット９から来る入力ＡＤＤＲ９゜ＡＤＤＲは
、ＮＦ３３テーブル・メモリのための１０個のアドレス
・ビットである。

（９）本来第８図のＣＮＴＲＬＳ＜７．６．５．０〉か
ら来るものである第９図のＣＮＴＲＬＳ＜７．６，５．
０〉からそれぞれ来る制御Ｅ及びＷＲＥＮ、Ｇ　　ＮＥ
ＧはＲＵＭモードの間にＲＴ、ＲＭ、及びＲＢを活動化
するため（信号の負活動状態）に使用される。ＣＬＲＮ
ＥＧは、マスター・リセットの間にＲＴ、ＲＭ及びＲＢ
をリセットするため（信号の負活動状態）に使用される
。ＡＧＡＴＥはＷＩＮＧレジスタからのアドレスを、第
１３図では要素ＬＴであるＮＦ３３ＲＡＭのアドレス（
六入力）ラインに活動化するために使用される。ＷＲＥ
Ｎは、第９図及び第８図のＣＮＴＲＬＳ＜Ｏ：　７＞か
ら来る書き込みイネーブル信号であり、実際的には、Ｗ
　ＲＤ　ＡＴＡ信号をＮＦ３３要素ＬＴに記憶するため
（立ち上がり前端で活動状態）のものである。

（１０）クロックＡ　　ＣＬＫ及びＢ　　ＣＬＫはそれ
ぞれ最終的には第８図のＣＦ２とＣＦ２から来て、ＲＵ
Ｎ　　ＭＯＤＥの間に１画素分の前進クロックを与える
。

第１３図の出力はすべて画像ストリームである。

○ＲＯＷＯ，０ＲＯＷＩ、ＤＥＬＡＹ及びＰ　Ｅ　Ｉｔ
。

めいめいが１本の画像ストリームを搬送する。０ＲＯＷ
Ｏ，０ＲＯＷＩの画像ストリームは、出力ＤＬＹＯの出
力の半分づつへと搬送され、ＤＥＬＡＹの画像ストリー
ムはレジスタＲＥのＤ入力へ搬送され、ＰＥの画像ス１
−リームは第９図の出力５ＥＲＤＬＹに搬送される。

第１Ａ」のさまざまな部分及びそれらの機能第１３図内
の機能の３つの論理グループは、シフト・レジスタと、
アドレス・バッファと、近隣機能スタティックＲＡＭで
あるＳＲＡＭである。

シフト・レジスタ５Ｒ３２は３つのＬＳ５９５素子ＲＴ
、ＲＭ及びＲＢに含まれている。各ＬＳ５９５は８ビツ
トの直列入力並列出力シフト・レジスタであり、一画素
時間（入力ＳＣＫ及びＲＣＫに１個のＡ　　ＣＬＫ、Ｂ
　　ＣＬＫ対が入力された場合）内に入力ＳＥＲの画素
を出力ＱＡに進める働きを行う。同様に、一画素時間内
に、ＱＡにおける画素はＱＢに進むことになる。それゆ
え、めいめいがＬＳ５９５であるＲＴ、ＲＭ及びＲＢの
ＱＡ、ＱＢ及びＱＣタップは、この好適な実施例の画像
窓を構成する９個の画素を含むことになる。これら９個
のビットは、ＦＢ４２　（第９図の出力Ｑ）からの１０
番目のビットとともに、ＲＵＮ　　ＭＯＤＥの間にＳＲ
ＡＭ　　ＬＴの入力Ａへのアドレス・ビットとなる。

アドレス・バッファＡＤは、ＷＩＮＣレジスタからのア
ドレス・ラインのうちの８本である、ラインＡＤＤＲ＜
Ｏ：　７＞を分離する。ＡＤＤＲ＜８：９〉の分離は既
に説明した第９図のＡＤＬ及びＡＤＭブロックにより達
成されている。これらのラインはＷＩＮＣレジスタ・ビ
ットに再電力供給し、ＳＥＰ　　ＵＰモードの間にＳＲ
ＡＭ　　ＬＴをアドレスするためにＮＦ３３　（ＬＴ六
入力）の１０本のアドレス・ラインにそれらを分配する
。

近隣機能テーブル、ＮＦ３３は、１ビツト１０２４ワー
ドスタテイツクＲＡＭであるインテル２１２５チツプか
ら成るブロックＬＴにより達成される。

ＲＵＮ　　ＭＯＤＥの間に、信号Ｇ　　ＮＥＧは。

ブロックＬＴのＡ入力に対してＬＳ５９５出力を非活動
化する。５ＥＴＵＰモードの間は、それらのアドレス・
ビットは、ブロックＡＤ（ＬＳ５４１）を介してＡＧＡ
ＴＥ信号により、また第９巧のＡＤＬ及びＡＤＭブロッ
クを介して信号ＣＮＴＲＬＳ＜５＞　（ＡＧＡＴＥと同
様）により活動化されることになる。こうして、レジス
タＤＩＮＨ（入力ＷＲＤＡＴＡ）の内容を、ＬＴ六入力
＜Ｏ：９〉に加えられたレジスタＷＩＮＣ中に保持され
ているアドレスにおいて８個のＬＴブロック中に、ＬＴ
毎に１ビツトのＤＩＮＨずつ、書き込むことにより、５
ＥＴＵＰモードの間にＮＦ３３メモリが書き込まれるこ
とが理解される。この書き込みは、もともとはオペレー
ション・コード・デコード・ラインＣＮＴＲＬＳ＜Ｏ＞
または第８図のＷＲ’　　ＬＬＵＴ　　Ｎのうちの１つ
から来たものであり、最終的にはＩ　ＥＥＥ　７９６バ
スのＷＲＩＴＥ　　ＣＯＭＭＡＮＤラインから来たもの
であるＷＲＥＮ（書き込みイネーブル）の立ち上がり時
に生じる。

表２からのシステム・バスの次ようなシーケンスがＬＴ
メモリを構成する： ＷＩＮＣに０（開始７１〜レス）をロード。

Ｌｏｏρ：ＤＩＮＨに窓構成のため８個のＰＥに対する
８個の結果のビットをロード。

上記の結果をＷＩＮＣに入力。

ＷＲＩＴＥ　　ＬＬＵＴにより８個のＮＦ３３がアドレ
スＷＩＮＣでＤ　Ｉ　Ｎ　Ｈ値の１ビツトを取得する。

ＴＮＣＷＴＮＣにより次のアドレスに進み。

もし１０２４個のすべての可能な窓につき処理が完了し
ていなければＬｏｏρに戻る。１０２４個のすべての可
能な窓の処理が終了するとｅｘｉｔ。

同様にして、ＢＣ２３ＳＲＡＭの１６個の結果もｇき込
むことができる。また、追加的なコマンドによりＤＩＮ
Ｈ，ＤＩＮＬ及びＷＩＮＣが所望の値にセットされる。

ＲＵＮ　　ＭＯＤＥにおいては、画像ストリームが画素
時間に一画素ずつ進む。ＰＥＧは１つのＰＥを経由する
経路は、Ａ　　ＣＬＫによりＲＴ／ＲＭ／ＲＢに入り、
Ｂ　　ＣＬＫによりＲＴ／ＲＭ／ＲＢの、１１１１力に
至り、Ａ−ＣＬＫによりＮＦ３３ルック・アップ機能を
通過してＲＥに入り、ＢＣＬＫによりＲＥＤ及びＲＥＦ
に入る（そして次の画素時間にＲＥＦから窓の演算に入
る）。次のＡ、ＣＬＫでＲＥＮからＰＲＥＧ　（第１０
図）に直接入るか、または別のＰＥＧ　　ＩｓのＰＲＥ
ＧＸに入り、次のＢ　　ＣＬＫでＢＣＴ　（第１０図）
を介してＲ３ＬＦまたはＲ３ＬＴに入る。このため、画
像を近傍窓の中央画素に遅延させるために、−行一列分
の遅延にＲＥＬ時間の３倍を加えたものがＲＥＧの一定
遅延値である。

Ｅ７ｊ、ＣＡＧＥ分配器Ｄｌｌ ここで、第１図にブロックＤｌｌとして示されている好
適な実施例の論理回路図である第１４図を参照する。Ｃ
ＡＧＥ分配器の機能は単にＣＡＧＥ論理ブール結合器で
あると考えてもよい。その動作はＰＥＧにおけるＢＣ機
能にきわめてよく似ており、ここでは詳細には記述しな
い。第１４図内の機能のいくつかはＥ１２の機能ときわ
めて緊密に関連づけられているが、Ｅ１２は異なるボー
ト上の別の論理回路であるため説明を後まわしにする。

重膜のＰＥＧＩＯからのライン１７上の入力、及びライ
ン１６上のＥＢ９からの入力はいくつかの画像ストリー
ムを作成するために選択され結合される。これらの画像
ストリームは、ライン１７上でＣＡＧＥを離れてＣ１（
４）へ向い、Ｃ２（５）・・・Ｃｎ（６）を経てライン
８上でＭ７に至る。ＣＡＧＥが線形的な順序で接続され
ている場合と、ライン１８上でＣＡＧＥが線形的でない
順序で接続されている場合と、ライン１９上で計数器機
能１２に接続されている場合とがある。

入力及び出力 Ｄｌｌへの入力は、ＰＥＰＥ＜０　：　７＞と、ＭＢ　
　Ｄ　　Ｉ＜Ｏ：１５＞と、ＭＢ　　ＣＬＫと、５ＥＬ
ＥＣＴ＜Ｏ：　７＞と、ＣＢ　　Ｉ＜Ｏ：５＞と、Ｅ　
　Ｂ　　Ｉ＜Ｏ：３１＞である。入力ＰＥＰＥは第１図
のライン１７に対応し、ＣＡＧＥにおける最後のＰＥＧ
ＩＯからの８個の画像ストリーム値を移送する。ＭＢＩ
Ｎは第１図のライン１４の一部に対応し、システム・バ
スの必要とされるラインを含む。ＭＢ　　ＣＬＫ及び５
ＥＬＥＣＴ入力もだ信号グループ１４の一部である。Ｍ
ＢＩＮ、ＭＢ　　ＣＬＫ及び５ＥＬＥＣＴは集合的に、
第７図のＭＢＩ　　Ｎ信号に対応し、それらは、Ｄｌｌ
を可能な構成のうちの１つに構成すべくホストＨＯによ
り制御カードＣＣＩを介して使用されるコマンドを実行
するために必要とされる。しかし、ＰＥＧＩＯによって
使用されるシステム・バス信号に対比して、Ｐ１コネク
タ上のわずかに異なる実際のシステム・バス信号の組み
合わせが使用される。Ｄｌｌによりデコードされる命令
はまた、前述の表２にもリストされている。ＣＢＩ−Ｎ
＜Ｏ：　４＞入力もまた信号グループ１４の一部である
が、特にＣＣＩハードウェアによって発生され、１本ず
つのラインが個々のＣＡＧＥに特定されている。これら
のラインは、実行モートの間に活動状懲となる制御信号
とクロックである。ＭＢＩ　　Ｎなどの信号と同様に、
ＣＢＩ　　Ｎラインもまた、ＣＣＩハードウェアのシス
テム・バラ電力再供給能力によって分配されるが、それ
はコネクタＰ１上でなくバスの２２部分上に位置を割り
あてられている。

Ｄｌｌの出力は、５ＥＰＥ＜Ｏ：　７＞、５ＥＰＥＸ＜
Ｏ：　７＞、（ＣＣＩのライン１４の一部である）ＸＡ
ＣＫＢと、５ＥＲＩＮ＜Ｏ：　７＞、５ＥＬＰＥ＜Ｏ：
　７＞、ＩＮＴＶ＜Ｏ：　７＞、ＭＯＤＥ＜Ｏ：　７＞
と、そのすべてがライン１９を介してＥ１２に入力され
るＸＡＤＤ＜Ｏ：　１５＞である。５ＥＰＥ＜Ｏ：　７
＞信号は、Ｄｌｌから次のＣＡＧＥの最初のＰＥＧＩＯ
に８本の画像ストリームを搬送するライン１７である。

５ＥＰＥＸ＜Ｏ：　７＞信号は、システムが直接線形様
式以外の様式で接続されている場合にＤｌｌから第２の
ＣＡＧＥの最初のＰＥＧＩＯに８本の画像ストリームを
搬送するライン１７である。尚、通常ＰＥＧ１０間のラ
インを搬送するケーブルが接続を外されている限りは、
画像ストリームは任意のＣＡＧＥ中の任意のＰＥ０１０
に行くことができることに注意されたい。ＸＡＣＫ信号
は、システム・バス・コマンド承認を搬送し、論理的に
はシステム・バス・ライン１４のＰ１信号の一部である
。

５ＥＲＩＮ＜Ｏ：　７＞４３号はＤｌｌから計数器Ｅ１
２（第１５図）に８本の画像ストリームを搬送するライ
ン１９の一部である。容易に見てとれるように、これら
の５ＥＲＩＮは、第９図への５ＥＲＩＮ入力が第７図に
おいて形成されている様式と全く同一の様式で形成され
ている。５ＥＬＰＥ＜Ｏ：　７＞信号もまたライン１９
の一部であって、Ｅ１２の論理（第１５図）内で５ＥＲ
ＩＮストリームのビット毎のマスクとして使用されるべ
きＴＡＫＥレジスタ（タイプＬＳ３７４）からの８個の
値を移送する。ＩＮＴＶ＜Ｏ：　７＞信号もまたライン
１９の一部であり、Ｅ１２論理（第１５図）内で使用さ
れるべきレジスタＩＮＴＶ（タイプし５３７４）からの
８ビツトの数を搬送する（これについては、第１５図に
関連して後で説明する）。

ＸＡＤＤ＜Ｏ：　１５＞信号もまたライン１９の一部で
あり、Ｅ１２論理内で使用されるべきレジスタＸＡ（詳
細には図示しない）からの１６ビツトの数を搬送する（
これについても第１５図に関連して後で説明する）。

ＬＬｕの　々の　− ＣＡＧＥ分配論理Ｄｌｌの個々の部分の機能的な動作が
第１４図に示されている。ＤＩＮＨは、構成モードの間
に入力ＷＤＡＴＡＨを介してＣＡＧＥＢＣ（ブロックＳ
タイプのＥＢＵＳＢＣ）に行く途中のデータを保持する
ためのレジスタとして機能し、これにより、２つの機能
的な部分が構成データを受は取ることができる。実行モ
ードの間は、ＤＩＮＨの内容がビット毎に入力Ｃを介し
て５ＥＬＡ中の８本の経路を制御する。それゆえ、その
動作は、既に説明したＰＥＧ１０のＤＩＮＨの用途に全
面的に類似する。

ＤＩＮＬは、構成モードの間に入力ＷＤＡＴＡＬを介し
てＣＡＧＥ　　ＢＣ（ブロックＳタイプのＥＢＵＳＢＧ
）に行く途中のデータを保持するためのレジスタとして
機能し、これにより、この機能部分におけるメモリが構
成データを受は取ることができる。実行モードの間は、
ＤＩＮＬの内容は入力Ｃを介してビット毎に５ＥＬＢ中
の８本の経路を制御する。その動作は、既に説明したＰ
ＥＧＩＯのＤＩＮＨの用途にぼぼ類似する。

ＸＡレジスタは、構成モードの間にアドレス・データを
保持するための保持レジスタとして機能する１６ビツト
２進カウンタ・レジスタ　（詳細な構成は図示しない）
である。ＸＡ中のアドレスは、Ｄ　Ｉ　Ｎ　Ｈ及びＤＩ
ＮＬ中のデータがＢＣメモリ中に書き込まれつつあると
きにライン・ブロックＳを介してＢＣメモリにアドレス
する。尚、ＤｌｌのＢＣメモリは２ビツト幅であるので
、２４ビット全体を転送するために２つの異なる書き込
みコマンドが与えられることに注意されたい。前に述べ
たように、ＳＥＴ　　ＵＰモードの間はＸＡの動作はＰ
ＥＧＩＯ中のＷＩＮＣの動作に完全に類似する。実行モ
ードの間にＸＡカウンタはＡ　　ＣＬＫをカウントし、
このクロック・カウンＩ〜値を計数論理Ｅ１２に与える
。するとその時点から、マスクされていない画像ス１−
リーム中にＬＬ　ｏｎＩ＋の画素が存在する度毎にＥ１
２はホス１−０への送信をログされろ、ＸＡはＭ　ＯＤ
　Ｈ及びＭＯＤＬレシス夕の内容により制御される法（
ｍｏｄｕｌｕｓ）によりカウントを行う。尚、Ｍ　ＯＤ
　Ｈ及びＭＯＤＬの動作については次に説明する。

ＭＯＤＨは、どのカウント（直でＸＡカウンタがゼロに
戻るかを決定する法の値の上位半分のビットとして機能
する８ビツト・レジスタ（ＬＳ３７４）である。この法
の値は画像の幅から求められ、画像の幅が、整数の２乗
の整数値でない場合の適用例に特に有用である。ＸＡレ
ジスタは、計数されるべき画像がいくつかの可変な数の
ＰＥを通過するにつれて形成されてきた蓄積された遅延
の量分のオフセットである、画像のＸ原種を保持するこ
とになる。

ＭＯＤＬは、法の値の下位半分のビットとして機能する
８ビツト・レジスタ（ＬＳ３７４）である。Ｍ　ＯＤ　
Ｈ及びＭＯＤＬはともに、他のレジスタと同様にして、
ホストＨＯから、システム・バスを介して、ＳＥＴ　　
ＵＰモートの間に実行されるコマンドによって値をロー
トされる。

ブロックＥＱは、２個のＡＬＳ５１９チップである１６
ビツト・コンパレータである。ブロックＥＱはＸＡ中ノ
旧数値がＭ　ＯＤ　Ｈ及びＭ　ＯＤ　Ｌ　ニ等しくなる
時点を判断する働きをする。尚、ＸＡはＯからライン幅
マイナス１までカウントするので、ＭＯＤＨ及びＭＯＤ
Ｌの値がＸＡサイクルの所望の法よりも小さい値にセッ
トされなくてはならないことに注、意されたい。制御部
分ＣＭ内の論理機能、すなわち機能ＥＢＵＳＣＭＤＳが
、上述の計数の等しくなる時点を検出してＣＴ＜０：１
７〉のうちのいくつかのラインを介してカウンタＸＡに
信号を送り、これにより、次のＡ　　ＣＬＫにより、カ
ウンタＸＡはインクリメントされずにゼロにリセットさ
れる。

ＴＡＫＥは、５ＥＲＩＮ画像データ・ストリーム上のマ
スクとして機能する８ビツト・レジスタ（ＬＳ３７４）
である。こうして、ＤＩＮＨの構成と、ＳＥＴ　　ＵＰ
モードの間に確立されたＢＣの内容とは独立に１選択さ
れた画像ストリームの計数を有効化または無効化するこ
とができる。ＴＡＫＥはシステム・バスを介してＨＯに
より任意の時点でロードすることができる。

ＩＮＴＶは、ＦＩＦＯの保持する計数データが。

満値に近づいている時を感知するためにＥ１２（第１５
図）によって使用される値を保持するためのレジスタと
して機能する８ヒツト・レジスタ（ＬＳ３７４）である
。ＦＩＦＯの動作とＩＮＴＶ値の使用は第１５図に関連
して説明する。

ＤＢＬ、ＤＢＸ及びＤ　Ｂ　Ｈは、システム−バス・バ
イ１−高イネーブルビットのセット状態に応じてさまざ
まなレジスタＤＩＮＨ，ＤＩＮＬ、ＴＡＫＥ、ＩＮＴＶ
、ＭＯＤＥ、ＸＡ、ＭＯＤＨ及びＭＯＤＬに対して、１
６ビツト幅の経路からシステム・バス・データをゲート
するために使用される反転８ビツト・バッファＬＳ５４
０である。尚、１１０からＤｌｌへ値を転送する方法を
どのように選択するかは重要ではない。ＨＯと４画像処
理システムのさまざまな部分の間の転送を実行するには
いくつかの方法がある。

ＡＲＢは、入力ラインＣＭ　Ｉ）　Ｓ上でＤｌｌの制御
部分に送られるＳ　ＬＥ　Ｌ　Ｅ　ＣＴ人力上のシステ
ムバス・アドレス・データを分離し電力再供給するため
に使用される反転８ビツト・バッファＬＳ５４０である
。この制御部分については後で説明する。

ＲＳ　、Ｌ　Ｆは、ＢＣ結果のうちの８個を保持するた
めのレジスタとして機能する８ビツト・レジスタ（ＬＳ
３７４）である。このレジスタの目的は、画像データが
ＣＡＧＥ　　ＢＣから５ＥＬＡ上の入力Ａを介して計数
器Ｅ１２に移動し、第１５図の５ＥＲＩＮに至る際のタ
イミングを平衡させることにある。このことは、実行モ
ードの間に生じる。

このレジスタは、構成モー１−の間は機能をもたなし）
。

Ｒ８ＬＴは、ＢＣ結果のうちの８個を保持するための８
ビツト・レジスタ（ＬＳ３７４）である。

このレジスタの目的は、画像データがＣＡＧＥＢＣから
５ＥＬＢ上の入力Ａを介して次のＣＡＧＥに移動し出力
５ＥＰＥ　（ライン１７）に至る際のタイミングを平衡
させることにある。このことは実行モートの間に生じる
。このレジスタは構成モードの間は機能をもたない。Ｒ
ＳＬＦ、Ｒ８ＬＴ及びＲ５ＬＸレジスタ（第１４図）の
機能は、それぞれ、ＰＥ０１０に関連して既に述べたＲ
ＳＬＦ、Ｒ８ＬＴ及びＲ３ＬＸの機能に全面的に類似し
ている。

Ｒ８ＬＸは、ＢＣ結果のうちの８個を保持するための保
持レジスタとして機能する８ビツト・レジスタ（ＬＳ３
７４）である。これは、その出力が出力５ＥＰＥＸによ
り接続されて次のＰＥＧに直接入力されるとともに、５
ＥＬＢ上の入力Ａを介して出力５ＥＰＥ　（ライン１７
）にも入力されることを除けばＲ５ＬＴレジスタに類似
する。このことは実行モードの間に生じる。このレジス
タは、構成モードの間には機能をもたない、５ＥＬＡの
機能は、ＰＥＧＩＯに関連して既に説明したＧＬ２２　
（第７図）の機能に全面的に類似する。

５ＥＬＡは、構成は図示しないが、８個の２人カマルチ
プレクサであり、その各々は、ラインＣを介するレジス
タＤＩＮＨの対応するビットの制御値に応じて、前段の
ＰＥＧにおけるＲ５ＬＦレジスタからの信号ＡまたはＲ
３ＬＴレジスタからの信号Ｂのどちらかを選択する。出
力Ｙで選択された値はラインＳ　Ｅ　ＲＩ　Ｎを介して
Ｅ１２に行く。

５ＥＬＢは、構成は示さないけれども、８個の２人カマ
ルチプレクサであり、その各々はラインＣを介するレジ
スタＤＩＮＬの対応ビットに応じてＲ５ＬＴのＱ出力ま
たはＲ３ＬＸのＱ出力からの信号Ａを選択する。

第１４図における残りのブロックの機能、すなわちブロ
ックＡ（タイプＸＡＣＫＧＥＮＩ）、ブロックＣＭ（タ
イプＥＢＵＳＣＭＤＳ）及びブロックＳ（タイプＥＢＵ
ＳＢＣ）はＲＥＧｌｏに関して第７図で既に述べた機能
にきわめて類似しているが１機能的な一対一対応はない
。これらはＣ０ＮＴＲ０Ｌ、及びＣＡＧＥ　　ＢＣ機能
である。

ＸＡＣＫＧＥＮＩ及びＥＢＵＳＣＭＤＳは共働して、Ａ
ＤＤと第７図の（ＦＩＧ、８参照）ブロック部分を結合
したものと等価な機能を果たす。ＥＢＵＳＢＣは、メモ
リが２４ビット幅でありそのアドレス空間が設計者によ
って、多少なりとも所望のブール結合関数に適合するよ
うに選択されていることを除けば、第７図の（ＦＩＧ、
１０参照）ブロックに全面的に類似する。その結果、論
理的には、Ｄｌｌブロックを、その入力がＥＢＵＳ９の
みから来て、その出力が更なる処理のために次のＣＡＧ
Ｅまたは計数器機能Ｅ１２に転送するべく結合されてい
る追加的な１個のＢＣであると考えることができる。

尚、Ｄｌｌの各部分の構成は、ＰＥＧＩＯの類似しまた
は同一の名称の部分とほぼ全面的に類似することが熟練
した当業者には明らかであろう。

このため、これ以上の説明は与えない。

Ｅ７に、ＣＡＧＥ計数器計数器 第１２図は、第１図にブロックＥ１２として示されてい
る計数器の好適な実施例の回路ブロック図である。計数
器の機能は、全く単純に、エンコードされた画像をホス
トＨＯに送るための機構であると考えることができる。

この好適な実施例での実施のために選択されたエンコー
ド規則は、画像中に各１ｉｏｎ″′画素があられれる毎
に、クロック・カウントを送ることである。各クロック
・カウントは、システムが構成されてから第１のＣＡＧ
ＥＣｌ　（３）における第１のＰＦ、Ｇ１０中にシスト
された画像の数に等しい。画素がＭ７の出力から、画素
を感知するＥ１２中の機構へ移動するための画素時間に
おける蓄積されたハードウェア遅延は、ネットワーク構
成の関数として容易に計算することができる。計数され
るべき画素をもたらした゛画像特徴″の物理的な位置は
、全体のクロック・カウント引く蓄積された遅延である
。画像の幅を知ることにより、原画像の特徴のＸ−Ｙ位
置を決定することが可能となる。

構成情報は、ライン１４を介してＣＣＩから受は取られ
る。次に、ＲＵＮモードにおいて、画像ストリーム及び
制御情報がＤｌｌからライン１９を介して受は取られ、
エンコードされた情報がライン１４上で多重バス転送機
構によりＣＣＩを経由してＨＯに送られる。Ｅ１２論理
の主な機能は。

ＨＯへの転送を容易ならしめるためクロックをカウント
し、カラントイ直をバッファすることにある。

尚、この転送は、ＰＥＧ１０及びＤｌｌ中で進行する画
像処理とは非同期的に進むことが望ましい。

入力画像を保持するためのＭ７中の画像バッファと、出
力されるエンコードされた画像情報を保持するための各
Ｅ１２内のバッファがあるので、データ転送タイミング
に拘らず、データの損失を防止するための簡単な方法が
存在する。すなわち、Ｅ１２論理中の任意のバッファに
オーバーフローのおそれがあるときはＣＡＧＥのクロッ
クが停止されるが、その１１１５にも入力画像をＭ７中
に蓄積することが可能である。

八ツ及び出力 ＥＬ２への入力は、３つの異なるグループに分けられる
と考えることができる。第１のグループは、ＣＣＩから
のライン１４における入力である。

これらの信号は、５ＥＬＥＣＴ＜Ｏ：　７＞、Ｃ−Ｂ　
　Ｉ＜Ｏ：６＞、ＭＢ　　ＣＬＫである。それらは、名
称と索引は必ずしも一致しないけれども。

第７図のＲＥＧＬＯ及び第１４図のＤｌｌに関連して既
に説明した多重バスＰ１及びＰ２信号にほぼ対応する。

これらの機能は、セットアツプ・モー１−の間に制御情
報を転送し、実行モードの間に出力ＭＢ　　Ｄ−○＜０
：１５＞上でデータをＨＯに転送することにある。他の
すへての機能に対比したときに特徴的なＥ１２の機能は
、実行モートのｔｉｌｌに多重バスを介して情報を転送
するということである。しかし、このことは、通常、構
成を変更するためのＨＯからＥ１２への転送でなく、エ
ンコードされた画像情報をホストＨＯへ送るためのＥ１
２からの転送にあてはまる。これの例外は、５ＥＴＵＰ
及びＲＵＮモードの両方で動作するＬＯＡＤ　　ＴＡＫ
Ｅと呼ばれるＤｌｌで実行されるコマンドである。これ
は、第１４図のＴＡＫＥレジスタの値を変更し、ゆえに
ライン５ＥＬＰＥを介してＥ１２論理の動作に影響を与
える。この機能は論理的には第１５図の計数器機能に属
すが。

第１４図中で実施されるものとして示されている。

入力信号の第２グループは、ライン１９を介してＤｌｌ
から来る信号である。これらは、ＩＮＴＶ＜Ｏ：　７＞
、５ＥＲＩＮ＜Ｏ：　７＞、ＸＡＤＤ＜０：１５＞、５
ＥＬＰＥ＜Ｏ：　７＞、及びＭＯＤＥ＜Ｏ：　７＞であ
る。これらの用途は、カウント値であるＸＡＤＤ＜Ｏ：
　７＞を除き、Ｄｌｌ（第１４図）に関連して記述され
ている。

第３の入力グループは、入力ＤＬＹＩ＜Ｏ：　７〉であ
る。説明の便宜上、入力ＤＬＹ　Ｉ＜Ｏ：　７〉に直接
接続された出力ＤＬＹ　Ｉ＜Ｏ：　７＞を考えるのが最
も容易である。ＥＸＹＰＥＮＵＭ機能のＤＬＹ　Ｉ及び
ＤＬＹＯボートはともに８ビット画像ス１−リームを搬
送し、ＤＬＹＯを湧き出し。

Ｄ　Ｌ　Ｙ　ｌを吸込みとすると、その２つの接続は。

ＥＸＹＰＥＮＵＭの内部に形成されている接続に等価で
ある。実際上、出力ＤＬＹＯ上の８本の画像ストリーム
の各々がＤＬＹＩで計数する前に、それらにプログラム
可能な可変な遅延を与えるように、ＤＬＹＯ及びＤＬＹ
　Ｉの間の多重バスに、第７図のＤＥＬ３６に等価な機
能を追加することも可能である。この追加的な可変な遅
延は、時間及び空間につき独立な画像ストリームを配列
することを可能ならしめ、これにより、どのようにして
画像がＰＥＧを通過するかについての関数として変化す
るハードウェア遅延に適合させるために、すべてのスト
リームに対してホストＨＯの追加的な計算を要すること
なく１つの位置コードで十分となる。すなわち、追加さ
れたＤＥＬ　（図示しない）の追加的な遅延は、計数さ
れるへき８本のすへての画像ストリームに対して等しい
ハードウェア遅延をつくり出すものである。好適な実施
例では、ホストＨＯにおける計算によりこの補償が行な
われている。

Ｅ１２（７）出力は、　ＭＢ　　Ｄ　　Ｏ＜Ｏ：　１５
＞、ＸＡＣＫ、ＷＡＩＴ、ＩＮＴ＜Ｏ：　７＞及びＤＬ
ＹＯ＜Ｏ：　７＞であり、これらはＣＣＩに至るライン
１４の一部を形成する。ＭＢ　　Ｄ　　ｏ＜ｏ：１５〉
は、システム・バス（この場合、データ転送方向が内側
なので第１５図の出力である）の１６データ・ラインで
ある。ＸＡＣＫはコマンド承認信号である。Ｉ　ＮＴ＜
Ｏ：　７＞は、ＣＣＩを介してＨＯに、Ｅ１２内のデー
タ・バッファがあるレベルに達し、ホストＨＯによって
リセットされるへきであることを報知するために使用さ
れる多重バス割り込み要求ラインである。ＭＢ　　Ｄ　
　０２ＸＡＣＫ及びＩＮＴは（ＳＥＬＥＣＴ、ＭＢ　　
ＣＬＫ及びＣＢＩとともに）、Ｅ１２によって使用され
る多重バスを構成する。ＤＬＹＯについては既に説明し
た。ＷＡＩＴは、ＣＣＩに、データ・バッファのオーバ
ーフローを防止するために（一定サイクル数以内に）ク
ロックを停止しなければならないことを報知するために
ライン１４を介してＣＣＩに行く単一のラインである。

第１５図の個々の要素 第１５図は、計数器Ｅ１２の個々の部分の機能的な動作
を示す。

ＥＸＹＰＣＭＤＳブロックは、機能においてＰＥＧ１０
の（ＥＩＧ、８参照）ブロックに類似する。これは、多
重バス命令をデコードし、クロック及びモード信号を第
１５図の論理ブロックの残りの部分に分配する働きをす
る。コマンド承認を報知するためのＸＡＣＴＧＥＮＩ論
理と協働して。

Ｅ　Ｘ　Ｙ　Ｐ　ＣＭ　Ｄ　Ｓは表２の命令のＥＸＹＰ
カード部分としてリス１−された命令を実行するように
動作する。さらに、ＥＸＹＰＣＭＤＳ内には、今までに
見た他の命令デコーディングとはわずかに異なる別の２
つの動作が存在する。すなわち、読み取りコマンド（表
２のＥＸＹＰ　　ＲＥＡＤグループ参照）は、データ・
バッファ（ＥＸＹＰＦＩＦＯ）が、ラインＲＥＡＤを介
して、送信のためのデータ作動可能が存在することを報
知するような時間まで承認され得ない。次にょうや＜Ｅ
ＸＹＰＣＭＤＳがＸＡＣＫＧＥＮＩにＢＤＥＮ　　Ｎを
介して、コマンドが適正にデコードされていることを知
らせる。システムの中断状態は、もしＲＥＡＤコマンド
が発生されたらＲＥＡＤＹ条件が既に存在しているとい
うということを保証することになる情報へのアクセスを
ホストＦ１０に与えることによって回避される。このこ
とはＥＸＹＰＦＩＦＯ及びＥ　ＸＹ　Ｐ　Ｉ　ＮＴＲソ
ｔＬ、ぞれのＷＡＲＮ及びＦＵＬＬ出力についての説明
に関連してさらに説明する。ＥＸＹＰＣＭＤＳはまた、
画像の１つのラインにライン終了を表示するＤｌｌから
のＭＯＤＥラインの一部としてＬＥＮＤ信号をも受は取
る。この情報は、ＥＸＹＰＣＭＤＳによって、ＺＡ　（
ＥＸＹＰＺＣＮＴ）にライン・カウントを進ませるよう
に連絡するために使用される。ブロックＺＡ　（ＥＸＹ
ＰＺＣＮＴ）は、画像ラインをカウントする１６ビツト
２進カウンタ（構成は図示しない）である。尚、ＥＣＹ
ＰＣＭＤＳに入力されるライン信号の終点は、Ｄｌｌの
ＭＯＤＨ及びＭＯＤＬレジスタとＸＡカウンタ中の値の
関数であるが、画像中の物理的なラインまたは列の終点
に対応する必要はない。それゆえ、ＺＡカウンタは、Ｘ
Ａカウンタがゼロにリセットされた回数をカウントする
。

ブロックＸＰ　（ＥＸＹＰＥＮＵＭ）（７）機能は。

計数事象（ＳＥＲＩＮに到達するイネーブルされた。ま
たはマスクされていない一本またはそれ以上のＩＩ　ｏ
ｎＩ＋画素）の発生を検出し、その事象に関連するＸＡ
（第１４図）カウント値がデータ・バッファＦＦ　（Ｅ
ＸＹＰＦＩＦＯ）に入力可能となるまで、そのカウント
値とその事象とを保持することにある。ＸＰの入力は、
ＤＬＹ　Ｉ＜０　：　７＞。

５ＥＲＩＮ＜０　：　７＞、ＸＡＤＤ＜Ｏ：　１５＞、
５ＥＬＰＥ＜Ｏ：　７＞、ＣＴＢ＜Ｏ：　７＞、ＣＴＸ
＜Ｏ：１７＞及びＺＣＲＹである。また、入力は、ＤＬ
ＹＯ＜Ｏ：　７＞、ＴＡＫＥ、Ｘ　　Ｙ　　Ｐ＜０：３
１＞及びＨＩＴ　　Ｂである。ＤＬＹＩは。

ＤＬＹＯか遅延されたＤＬＹＯのどちらかである８本の
画像ストリームである。どちらの場合にも、ＤＬＹＯ及
びＤＬＹＩの間に接続されたＤＥＬ内の遅延プラス（タ
イミングの競合を防止するために必要な）ＸＰ内で生じ
る追加的な一画素時間遅延分だけ遅延されているとは言
え、ＤＬＹＩは５ＥＲＩＮ入力に等しい、５ＥＲＩＮは
、Ｄ１１論理によってＥ１２論理へ導かれた８本の画像
ストリームである。ＸＡＤＤはＤｌｌからのＸＡカウン
トである。５ＥＬＰＥは、５ＥＲ４Ｎ上に到達する画像
ストリームをストリーム毎に選択的にイネーブルするた
めに使用されるＤＬＬからの８ビツト・マスクである。

ＣＴＢは、ＤＬＬから第１５図のＭＯＤＥ入力に等価で
あり、ＸＹ計計数−夕の高次（有効）部分がエンコード
されるべきさまざまなオプションを表示する。この発明
の目的のために、Ｘ、　Ａの全１６ビツトとＺＡの全１
６ビツトを使用するオプションのみを説明するにとどめ
る。ＣＴＸは、ＸＰへ、クロックと、モードと、付随的
な制御信号を搬送するＣＭブロック（ＥＸＹＰＣＭＤＳ
）からのＣＮＴＲＬＳラインである。

最後に、ＺＣＲＹは、ＸＢ内でＺＡカウンタのオーバー
フローを報知するために使用されるカウンタＺＡからの
キャリー信号である。好適な実施例では、ＺＡカウンタ
がオーバーフローしたそのクロック時間に実ＩＩｏｎＩ
＋画素の計数事象が偶然存在しないかまたは、ホストＨ
Ｏが、ＺＡカウンタがオーバーフローすることを推論し
得る場合を除き、ＺＣＲＹはあたかも９番目の事象であ
るかのように使用され、あたかも計数が存在するかのよ
うにデータを発生させる。

ＸＰ　（ＥＸＹＰＥＮＵＭ）の出力は次のような情報を
搬送する。すなわち、ＤＬＹＯは８本の画像ストリーム
を搬送する。ＴＡＫＥは、データ・バッ／７ＦＦブｏツ
ク（Ｅ　ＸＹ　Ｐ　Ｆ　丁ＦＯ）　ニ。

別の計数事象のデータがバッファに押し込まれるべきこ
とを報知する。Ｘ　　Ｙ　　Ｐ＜Ｏ：３１＞は、ＺＡ値
をすべてカウントする際の、４８ビツトの計数事象デー
タの一部である。ＸＹＰ中のデータは（゛″Ｏｎ″ｂ た時点のＸＡレジスタ値である）列内の画素アドレスの
１６ビツトと、エンコードされた列アドレスの８ビツト
（ＸＢ内のＹＡレジスターこれは、好適な実施例以外の
第２の実施例なのでここでは詳細には説明しない）と、
ＰＥアドレス・データの８ビツト（位ｈＩｉｎ中の１ビ
ツトは５ＥＲＩＮ＜ｎ＞が１１　ｏｎＩ＋であることを
示す。そのようなビットが多数ある場合も同様であり、
ＺＡオーバーフローが存在し得る場合はすべてゼロであ
る）とからなる、ＰＥアドレスは、５ＥＬＰＥデータに
よってマスクされた５ＥＲＩＮデータ・ストリームの非
ゼロ画素時間スライスすべての一画素時間スライスにほ
ぼ等しい。ＨＩＴＢラインは、ＺＡカウントがラインＤ
Ｉ上でバッファＦＦに送られるどきに計数データの残り
をＸＹＰ上に結合するためにＺＡカウントがＺＢ　（２
個のＬＳ３７４からなる１６ビツト・レジスタ）中に集
められるべき時点で″真″になる。

構成は詳細には示さないが、ＸＰブロックの機能は、計
数事象が存在する毎にＸＡ及びＹＡ値とＳＥＲ工Ｎ値を
集めて、そのようなデータを適正なタイミングでブッロ
クＦＦ中のデータ・バッファＦＩＦＯ中に入力すること
にある。

ブロックＦＦ　（ＥＸＹＰＦＩＦ○）の機能は、ＥＸＹ
ＰカードＲＥＡＤコマンドを介してホストＨＯへ後で移
送するためにＦＩＦＯバッファ中テ計中車計数事象るこ
とにある。これは、データ・オーバーフローが起こるか
どうかをＣＣＩ論理に報知する能力をもつデータ・バッ
ファとして機能する。

ＦＦへの入力は、ＳＩ、ＤＩ＜Ｏ：４７＞、ＣＴＬＳ＜
○：１９〉、ＭＯＤＥ＜０　：　３＞及びＧＡ（ＪＩΣ
＜Ｏ：　７＞である。ＤＩは計数事象のための全位置デ
ータ、すなわち１６ビツトの又と、１６ビツトのＺ（拡
張されたＸ）と、８ビツトの画素（８本の計数ストリー
ムを横切る１画素時間）とを含む。尚、後で画像情報は
Ｐバイトであると称される。この情報はそれぞれ、ＸＢ
、ＹＢ及びＺＢから来る。ＳＩはその立ち上がり端でＤ
ＩデータをＦＩＦＯに移送する信号である。その信号は
、Ｉ−ＩＩＴＢの発生に続いてＡ　　ＣＬＫが生じたと
きにＸＢ中で発生される。ＣＴＬＳは、ブロックＣＭの
ＣＮＴＲＬＳ出力からの関連するタイミング信号である
。これらは、ＦＦ機能に必要なりロックと、モードと、
デコードされた命令信号を含む。ＭＯＤＥは、ラインＭ
ＯＤＥ上でＤｌｌから来る、Ｄｌのどの部分が関連する
かを示す情報を含む。好適な実施例においては、ＤＩの
３つの２重バイト（２バイトのＸ、２バイトのＹ、及び
１個の又と１個のＰとからなる２バイト）が送信される
ことになる。尚、ＭＯＤＥの他のオプションについては
説明しない。最後の入力は、入力ＩＮＴＶ上のＤｌｌか
らのＧＡＧＥラインである。

ＧＡＧＥ上の数は、ＦＦ中のＦＩＦ○制御の容量を示す
ものであり、割り込みにより、計数値が、禁止された量
まで集積されたことをホストに報知するために使用され
る。この報知は、ＷＡＲＮ出力を介して、実際にＨＯに
割り込み通知するブロックＩＮに対して行なわれる。

ＦＦ　（ＥＸＹＰＦＩＦＯ）　からの出力は、ＦＵＬＬ
と、ＷＡＲＮと、ＲＥＡＤ＜Ｏ：　７＞と、ＲＥＡＤＹ
である。ＷＡＲＮについては既に説明した。ＦＵＬＬは
、ＦＩＦＯがほぼ満杯であることを示すラインである。

このラインはブロックＩＮを介してＷＡ　Ｉ　Ｔライン
に至りＣＣＩに到達する。

そこで、そのラインはＣＣ１により、過度に多数の計数
事象がバッファをオーバーフローさせる前にクロックを
停止するために使用される。ＦＵＬＬが付勢されるべき
ＦＩＦＯレベルは、Ｅ１２のＣＣＩへの報知機構に依存
するが、他の構成については本出願に密接な関係はない
。この分野の熟練した当業者は、クロック停止し、ＣＡ
ＧＥ中の画像の進行を停止し、追加的な計数点をＥ１２
が見出すことを防止し、以てＥ１２内の既に満杯のＦＩ
ＦＯにさらにデータが収められることを防止するような
、類似する同等な効果の手段を設計することができる。

こうしてこのシステムは、Ｅ１２とＨＯの間に広い帯域
幅を要求することなく、頻度の小さい計数事象のバース
トに適合する。このシステムは、クロックが停止された
朶積時間が大きすぎてその時間の間に集積された画像の
量がＭ７をオーバーフローさせる場合にのみ障害を生じ
る。ＦＦの次の出力は、ＨＯがＦＣＮＴ　　ＲＥＧ　Ｉ
　５ＴＥＲ：１７ンド（表２のＥＸＹＰ　　ＭＩＳＣグ
ループ参照）にＣ０ＰＹ　　ＦＩＦＯＣ０ＵＮＴを発生
した最後の時間におけるｌ４ＦＯバツフア中の計数され
た事象のカウントを含む。尚、計数事象はサンプル時間
の間（ＨＯコマンドとＣＡＧＥクロックＡ　　ＣＬＫ及
びＢ　　ＣＬＫが非同期的であるとき）に生じ得るので
真のＦＩＦＯカウントはＨＯにより信頼される程度にサ
ンプルすることができない。ｃｏｐｙコマンドは、ＦＩ
Ｆ○カウントが後述するＲＥＡＤ　　ＦＣＮＴＣＮ上よ
ってＨＯ中に読み込まれるときに、真のＰＩＦＯカウン
トがＲＥＡＤ出力で入手し得るようにする。以下に示す
ように、ＨＯをしてインターロック条件を防止すること
を可能ならしめるのはこのＦＣＮＴ値である。すなわち
、ＳＥＴ　　ＵＰ中に、ＩＮＴＶ値がＤｌｌ中に確立さ
れる。次に、ＲＵＮモードに入り画像クロックを開始す
るためにＨＯがＣＣＩにコマンドを発行する。そして、
任意のＥ１２中で計数値がＩＮＴＶ値全体まで蓄積する
と、Ｅ１２からＨＯへの割り込みがサービスの必要性を
知らせる。次にＨＯは、表示されたＦＩＦＯ中にはデー
タが欠乏しているのでＲＥＡＤコマンドのインターロッ
クを起こすおそれはなしにＩＮＴＶ事象まで読み取りを
行うことができる。

しかし、もしＨＯが、割り込みを受は取る前にＥ１２の
計数データを読み取ることを望むなら（すなわち、ＨＯ
中のアプリケーション・コードが、割り込み形式でなく
ボーリンク（ｐｏｌｌｉｎｇ）形式で作動するならば）
、ＨＯは、ある選択されたＥ１２から入手可能な計数事
象データの数の下限を決定すルタメニ、そ（ｉ’）Ｅ１
２にＣ０ＰＹ　　ＦＩＦＯ−・・コマンド及び、続いて
ＲＥＡＤ　　ＦＣＮＴコマンドをポーリングする。次の
出力ＲＥＡＤＹは。

ＣＭに、入力ラインＲＥＡＤＹを介して、ｘ、　ｐ及び
Ｚデータの組の全体がＦＩＦＯの出力に流れ出しており
、従ってＨＯによる読み取りが可能であることを報知す
る。ＲＥＡＤＹは常に、計数事象が最初にＦＩＦＯに入
ってカウントされた後の予期可能な時間（ＦＩＦＯ通過
時間）に生じるので、ＲＥＡＤＹのための余分な待ち時
間は決して存在しない。既に説明したＲＥＡＤＹは、Ｅ
ＸＹＰＣＭＤＳとＸＡＣＫＧＥＮ内で、コマンドが完了
したことのＨＯに対する承認をイネーブルするために使
用される。出力Ｄｏ＜Ｏ：　４７＞は、ＤＶＲによるＲ
ＥＡＤコマンドの間にＨＯに送られるＦＩＦＯ出力であ
る。Ｄｏは、ＦＩＦＯの通過時間及びＦＩＦＯの値を読
み取るための機構のタイミングによって遅延された、Ｄ
ｌと同じ情報の集積を含む。

Ｉ　Ｎ（Ｅ　ＸＹ　Ｐ　Ｉ　ＮＴＲ）ブロックは、どの
ＣＡＧＥ　　Ｎ上にＥ１２のハードウェアが位置づけら
れでいるかに応じて、Ｉ　ＮＴＶ＜０　：　７＞の信号
Ｉ　Ｎ　Ｔ　Ｖ　＜　Ｎ　＞上でＨＯに割り込みを発生
する。

１）ＶＲ（ＥＸＹＰ　Ｉ　ＮＴＲ）は、実際のＲＥＡＤ
コマンド及びバス規約信号ＢＹＴＥ　　ＨＩＧＨＥＮＡ
ＢＬＥに応して、一度に１ハイドまたは２バイトづつシ
ステム・バス上へ計数データＸＹｐｚ及びＥ　１２ＳＴ
ＡＴＵＳをゲートする。そのような機能を実際に実施す
ることは、熟練した当業者によって容易になされること
である。

Ｆ９発明の効果 以」−のように、この発明によれば、多数の画像を処理
するためのパイプライン処理装置を、セット・アップ期
間に入力された構成データにより所望の処理を行うよう
に構成することができるので、ハードウェアの利用効率
が著しく高められる。

【図面の簡単な説明】

第１図は、本発明に基づく構成可能な画像処理装置の回
路ブロック図、 第２図は、処理要素グループ（ＰＥＧ）の回路ブロック
図、 第３図は、処理要素（ＰＥ）の回路ブロック図、第４図
は、従来の処理要素の構成を示す図、第５図は、本発明
に基つく好適な処理要素の構成を示す図。 第６図は、ＰＥとＢＣのネットワークを示す図、第７図
及び第７Ｂ図は、ＰＥＧの詳細な回路ブロック図、 第８図は、ＣＴＬの詳細な回路ブロック図、第９図は、
ＰＥの詳細な回路ブロック図、第１０図は、ＢＣの詳細
な回路ブロック図、第１１図は、ＥＢＵＳドライバＢＤ
２４及び入力選択ｌ５２５のための選択論理の回路ブロ
ック図、 第１２図は、ＥＢＵＳドライバの回路ブロック図、 第１３Ａ図及び第１３Ｂ図は、５Ｒ３２をもつＰＥと構
成ハードウェアの詳細な回路ブロック図、第１４Ａ図及
び第１４Ｂ図は、ＣＡＧＥ分配器Ｄｌｌの詳細な回路ブ
ロック図、 第１５Ａ図及び第１５Ｂ図は、ＣＡＧＥ計数器Ｅ１２の
詳細な回路ブロック図である。 ３．４．５，６・・画像処理サブアセンブリ手段、ＣＣ
・・再電力供給反復手段、１１．１２．１７．１８・・
データ送出手段、１０・・処理要素グループ、２１・・
処理要素、２３・・ブール結合手段。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名） 手続補正書（方式） 昭和６２年２月５日 特許庁長官　黒　１）明　ｍ　殿 １、事件の表示 昭和６１年　特許願　第１４６３１４号２、発明の名称 画像処理装置 ３、補正をする者 事件との関係　　特許出願人 ４、代理人 ５、補正命令の日付 ６、補正の対象 （１）明細書の発明の名称の欄 （２）明細書の図面の簡単な説明の欄 ７、補正の内容 （１）明細書の発明の名称「画像処理装置」をｒ両（２
）明細書の第１４８頁第６行目に「第７図」とあるのを
「第７Ａ図」と補正する。

Claims (1)

1. 【特許請求の範囲】 （Ａ）制御手段と、 （Ｂ）画像手段と、 （Ｃ）上記画像手段に各々接続され、その各々が、再電
   力供給反復手段と、複数の構成可能な処理要素グループ
   と、データ送出手段とを有する画像処理サブアセンブリ
   手段とを具備し、上記各処理要素グループが、 （ａ）入力及び出力をもつ一組の処理要素と、（ｂ）複
   数の入力をもち、該入力の第１の部分は上記一組の処理
   要素の出力に接続され、該入力の第２の部分は上記処理
   要素の出力以外に接続され、さらに出力として一組のブ
   ール結合画像転送スイッチをもち、その出力のある部分
   集合は上記処理要素にフィードバック接続され、その出
   力の別の部分集合は受信用装置に接続されてなる、ブー
   ル結合手段とを有してなる画像処理装置。